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半導体デバイスの製造は、半導体デバイス、典型的にはマイクロプロセッサ、マイクロコントローラ、メモリ（ RAMやフラッシュメモリなど）などの集積回路（IC）を製造するために使用されるプロセスです。これは、複数ステップのフォトリソグラフィおよび物理化学プロセス（熱酸化、薄膜堆積、イオン注入、エッチングなどのステップを含む）であり、その間に電子回路が、典型的には純粋な単結晶半導体材料で作られたウェハー上に徐々に作成されます。ほとんどの場合シリコンが使用されますが、特殊な用途にはさまざまな化合物半導体が使用されます。
製造工程は、ファウンドリまたは「ファブ」とも呼ばれる高度に専門化された半導体製造工場で行われ、 [1]中心部分は「クリーンルーム」です。最新の14 / 10 / 7 nmノードなどのより高度な半導体デバイスでは、製造に最大15週間かかることがありますが、業界平均は11〜13週間です。[2]高度な製造施設での生産は完全に自動化されており、自動化された材料処理システムがマシンからマシンへのウェハの搬送を担当しています。[3]
ウェーハには、多くの場合、複数の集積回路があり、それらは単一のウェーハから切り出された部分であるため、ダイと呼ばれます。個々のダイは、ダイシンギュレーション（ウェーハダイシングとも呼ばれる）と呼ばれるプロセスで完成したウェーハから分離されます。その後、ダイはさらに組み立てられ、パッケージングされます。[4]
製造工場内では、ウェーハはFOUPと呼ばれる特殊な密閉プラスチック製の箱に入れて輸送されます。[3 ]多くの工場のFOUPには窒素雰囲気が含まれており[5] [6] 、ウェーハ上の銅の酸化を防ぐのに役立ちます。銅は現代の半導体の配線に使用されています。[7]処理装置とFOUPの内部は、クリーンルーム内の周囲の空気よりもきれいに保たれています。この内部雰囲気はミニ環境と呼ばれ、ウェーハ上の動作デバイスの量である歩留まりの向上に役立ちます。このミニ環境はEFEM（装置フロントエンドモジュール）[8]内にあり、これにより機械はFOUPを受け取り、FOUPから機械にウェーハを導入できます。さらに、多くの機械は、汚染を減らし、プロセス制御を改善するために、クリーンな窒素または真空環境でウェーハを取り扱います。[3]製造工場では、生産機械とFOUP内の雰囲気を維持するために大量の液体窒素が必要であり、これらは絶えず窒素でパージされています。[5] [6]また、FOUPとEFEMの間にエアカーテンやメッシュ[9]を設置することで、FOUPに入る湿気を減らし、歩留まりを向上させることができます。[10] [11]
産業用半導体製造プロセスで使用される機械を製造している企業としては、ASML、アプライド マテリアルズ、東京エレクトロン、ラム リサーチなどがあります。
フィーチャーサイズ
フィーチャーサイズは、半導体製造プロセスでパターン化できる最小の線の幅によって決定され、この測定値は線幅として知られています。[12] [13]パターン化は、多くの場合、製造中にデバイス上にデバイスの設計またはパターンを定義できるフォトリソグラフィーを指します。[14] F 2は、半導体製造プロセスのフィーチャーサイズに基づいて、半導体デバイスのさまざまな部分の面積の測定値として使用されます。多くの半導体デバイスはセルと呼ばれるセクションで設計されており、各セルはデータを格納するメモリセルなどのデバイスの小さな部分を表します。したがって、F 2 はこれらのセルまたはセクションが占める面積を測定するために使用されます。[15]
特定の半導体プロセスには、チップの各層における機能の最小サイズ（幅またはCD/クリティカルディメンション）と間隔に関する特定のルールがあります。[16] 通常、新しい半導体プロセスでは、最小サイズが小さく、間隔が狭くなります。場合によっては、これにより、現在生産されているチップ設計のダイを縮小するだけで、コストを削減し、パフォーマンスを向上させ、[16]新しい設計に費用をかけずにトランジスタ密度（単位面積あたりのトランジスタ数）を高めることができます。
初期の半導体プロセスでは、世代ごとに任意の名前が付けられていました（HMOS I/II/III/IV、CHMOS III/III-E/IV/Vなど）。その後、各新世代プロセスはテクノロジーノード[17]またはプロセスノード[18] [19]として知られるようになり、プロセスのトランジスタゲート長のナノメートル（歴史的にはマイクロメートル）単位のプロセスの最小フィーチャサイズで指定され、「 90 nmプロセス」などとなりました。しかし、1994年以降はそうではなく、[20]プロセスノードの命名に使用されるナノメートル数（国際半導体技術ロードマップを参照）は、機能フィーチャサイズやトランジスタ密度（単位面積あたりのトランジスタ数）とは標準化された関係のないマーケティング用語になっています。[21]
当初、トランジスタのゲート長はプロセスノード名（例：350 nmノード）が示すものよりも短かったが、この傾向は2009年に逆転した。[20]フィーチャサイズは、マーケティングで使用されるナノメートル（nm）とは関係がない場合があります。たとえば、Intelの以前の10 nmプロセスでは、実際には7 nmの幅のフィーチャ（ FinFETフィン の先端）があるため、Intelの10 nmプロセスは、トランジスタ密度がTSMCの7 nmプロセスに似ています。別の例として、GlobalFoundriesの12 nmプロセスと14 nmプロセスは、フィーチャサイズが似ています。[22] [23] [21]
歴史
20世紀
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1955年、ベル電話研究所で働いていたカール・フロッシュとリンカーン・デリックは、偶然シリコンウェハー上に二酸化ケイ素の層を成長させ、表面不活性化効果を観察した。[25] [26] 1957年までに、フロッシュとデリックはマスキングと事前堆積法を用いて二酸化ケイ素トランジスタを製造することができた。これは、ドレインとソースが同じ表面に隣接した最初のプレーナー電界効果トランジスタであった。[27]ベル研究所では、彼らの発見の重要性はすぐに認識された。彼らの研究結果を記したメモは、1957年に正式に発表される前にベル研究所内で回覧された。ショックレー半導体では、ショックレーは1956年12月に彼らの論文のプレプリントを、後にフェアチャイルド半導体に在籍していた1959年にプレーナープロセスを発明することになるジャン・ホーニを含む上級スタッフ全員に回覧していた。 [ 28 ] [ 29] [30] [31 ]
1948年、バーディーンは反転層を備えた絶縁ゲートトランジスタ（IGFET）の特許を取得しました。バーディーンのコンセプトは、今日のMOSFET技術の基礎となっています。[34] MOSFET技術の改良型であるCMOSは、 1963年にフェアチャイルドセミコンダクターのチタン・サとフランク・ワンラスによって開発されました。 [35] [36] CMOSは1960年代後半にRCAによって商品化されました。[ 35 ] RCAは1968年に4000シリーズの集積回路にCMOSを商用化し、20μmプロセスから始めて、その後数年間で徐々に10μmプロセスに縮小しました。 [37]初期の半導体デバイスメーカーの多くは、イオン注入装置などの独自の装置を開発し、製造しました。[38]
1963年、ハロルド・M・マナセビットは、ノースアメリカン・アビエーション（現ボーイング）のオートネティクス部門で働いていたときに、サファイア上のシリコンのエピタキシャル成長を初めて記録した。1964年、彼は同僚のウィリアム・シンプソンとともに、応用物理学ジャーナルに研究結果を発表した。[39] 1965年、CW・ミューラーとPH・ロビンソンは、 RCA研究所でシリコン・オン・サファイアプロセスを使用してMOSFET（金属酸化物半導体電界効果トランジスタ）を製造した。[40]
半導体デバイスの製造は、1960年代にテキサス州とカリフォルニア州からアジア、ヨーロッパ、中東を含む世界各地に広がりました。
ウエハーのサイズは、1960年の25mm（1インチ）から、1969年には50mm（2インチ）、1976年には100mm（4インチ）、1981年には125mm（5インチ）、1983年には150mm（6インチ）、1992年には200mmへと、時代とともに大きくなってきました。[41] [42]
2インチウェーハの時代には、これらはピンセットを使用して手動で取り扱われ、所定のプロセスに必要な時間、手動で保持されていました。ピンセットは、ウェーハを汚染する可能性のある粒子[43]の発生が少ないため、真空ワンドに置き換えられました。一度に複数のウェーハを保持できるウェーハキャリアまたはカセットは、プロセスステップ間で複数のウェーハを運ぶために開発されましたが、ウェーハを個別にキャリアから取り外し、処理してキャリアに戻す必要があったため、この時間のかかるプロセスを省くために耐酸性キャリアが開発され、ウェーハの入ったカセット全体がウェットエッチングタンクとウェットクリーニングタンクに浸されました。ウェーハサイズが100 mmに拡大すると、カセット全体が均一に浸されないことが多くなり、ウェーハ全体の結果の品質を制御することが困難になりました。150 mmウェーハが登場する頃には、カセットは浸されなくなり、ウェーハを保管するウェーハキャリアとホルダーとしてのみ使用され、ウェーハの取り扱いにはロボットが普及しました。 200mmウエハーの場合、ウエハーカセットは重くなるため、手作業での取り扱いは危険になります。[44]
1970年代には、いくつかの企業が半導体製造技術をバイポーラからMOSFET技術に移行しました。半導体製造装置は1978年以来高価であると考えられてきました。[45]
1984年、KLAは世界初の自動レチクルおよびフォトマスク検査ツールを開発しました。[46] 1985年には、KLAは手動顕微鏡検査に代わるシリコンウェーハの自動検査ツールを開発しました。[47]
1985年、SGS（現STマイクロエレクトロニクス）は、バイポーラ、CMOS、DMOSデバイスを使用した半導体製造プロセスであるBCD（BCDMOSとも呼ばれる）を発明しました。[48]アプライドマテリアルズは、最初の実用的なマルチチャンバー、またはクラスターウェーハ処理ツールであるPrecision 5000を開発しました。[49]
1980年代まで、化学蒸着法が登場するまで、物理蒸着法がウェーハ上に材料を堆積させる主な技術でした。[50]拡散ポンプを備えた装置は、真空中での処理中にウェーハを汚染することが多かったオイルを使用しないターボ分子ポンプを備えた装置に置き換えられました。[51]
200 mm 径のウェハは 1990 年に初めて使用され、2000 年に 300 mm 径のウェハが導入されるまで標準となりました。[52] [53] 150 mm ウェハから 200 mm ウェハへの移行[54]や 200 mm ウェハから 300 mm ウェハへの移行ではブリッジ ツールが使用されました。[55] [56]半導体業界では、ウェハが大きいほどウェハ 1 枚あたりの表面積が大きくなるため、チップの需要増加に対応するためにより大きなウェハを採用してきました。[57]時間の経過とともに、業界は 300 mm ウェハに移行し、FOUP の採用が進みましたが[58]、アナログ IC、RF チップ、パワー IC、BCDMOS、 MEMSデバイスなど、先進的ではない多くの製品が依然として 200 mm ウェハで生産されています。[59]
洗浄、[60]イオン注入、[61] [62]エッチング、[63]アニーリング[64]および酸化[65]などの一部のプロセスでは、結果の再現性を向上させるために、バッチウェーハ処理の代わりにシングルウェーハ処理が採用され始めました。[66] [67]同様の傾向がMEMS製造にもありました。[68] 1998年に、アプライドマテリアルズは、ウェーハを処理するために共通の真空ラインと供給ラインを共有しながらも、それ以外は分離されたチャンバーをペアでグループ化したクラスターツールであるプロデューサーを発表しました。これは、分離されたチャンバー設計により、品質を犠牲にすることなく他のクラスターツールよりも高い生産性を提供したため、当時としては革命的でした。[69] [54]
21世紀
半導体産業は今日、グローバルビジネスとなっている。大手半導体メーカーは、通常、世界中に施設を持っている。世界最大の半導体メーカーであるサムスン電子は、韓国と米国に施設を持っている。第2位のメーカーであるインテルは、米国のほか、欧州とアジアに施設を持っている。世界最大の純粋なファウンドリであるTSMCは、台湾、中国、シンガポール、米国に施設を持っている。クアルコムとブロードコムは、TSMCなどの企業に生産を委託している最大のファブレス半導体企業である。 [70]また、これらの企業はさまざまな国に施設を持っている。半導体デバイスの平均利用率が上がるにつれて、耐久性が問題となり、メーカーはデバイスが十分な時間持続するように設計し始めたが、これはデバイスが設計されている市場によって異なる。これは特に10nmノードで問題になった。[71] [72]
シリコン・オン・インシュレータ（SOI）技術は、 2001年以降に製造されたAMDの130nm、90nm、65nm、45nm、32nmのシングル、デュアル、クアッド、6、8コアプロセッサに使用されている。[73] 2001年の200mmウェハから300mmウェハへの移行時には、200mmウェハと300mmウェハの両方を処理できるブリッジツールが多数使用された。[74]当時、18社が最先端の130nmプロセスでチップを製造できた。[75]
2006年には、450mmウエハーは2012年に採用され、675mmウエハーは2021年までに使用されると予想されていました。[76]
2009年以降、「ノード」は、ゲート長、メタルピッチ、ゲートピッチとは関係なく、新世代のプロセス技術を示すマーケティング目的の商用名となった。[77] [78] [79]たとえば、GlobalFoundriesの7nmプロセスはIntelの10nmプロセスに似ていたため、プロセスノードの従来の概念は曖昧になっている。[80]さらに、TSMCとSamsungの10nmプロセスは、トランジスタ密度でIntelの14nmよりもわずかに高密度である。実際には、Intelの10nmプロセスよりもIntelの14nmプロセスにかなり近い（たとえば、Samsungの10nmプロセスのフィンピッチは、Intelの14nmプロセスとまったく同じ42nmである）。[81] [82] Intelは10nmプロセスの名前を変更し、7nmプロセスとして位置付けている。[83]トランジスタが小型化するにつれて、トランジスタの自己発熱などの新たな効果が設計上の決定に影響を与え始め、エレクトロマイグレーションなどの他の効果は16nmノード以降より顕著になりました。[84] [85]
2011年、インテルはフィン電界効果トランジスタ（FinFET）を実証した。これはゲートがチャネルの3辺を囲むもので、22nmノードのプレーナ型トランジスタよりもエネルギー効率が高く、ゲート遅延が少なく、したがってパフォーマンスが向上する。これは、チャネルとして機能する表面が1つしかないプレーナ型トランジスタが短チャネル効果に悩まされ始めたためである。[86] [87] [88] [89] [90] SuVoltaという新興企業は、65nmノードで非常に軽くドープされたプレーナ型トランジスタを使用するFinFETトランジスタに対抗するために、Deeply Depleted Channel（DDC）という技術を開発した。[91]
2018 年までに、 FinFETの最終的な代替として、多くのトランジスタ アーキテクチャが提案されました。そのほとんどはGAAFETの概念に基づいています。[92]水平および垂直ナノワイヤ、水平ナノシート トランジスタ[93] [94] (Samsung MBCFET、Intel Nanoribbon)、垂直 FET (VFET) およびその他の垂直トランジスタ、[95] [96]相補型 FET (CFET)、スタック FET、垂直 TFET、III-V 半導体材料を使用した FinFET (III-V FinFET)、[97] [98]ナノリング、六角形ワイヤ、正方形ワイヤ、丸ワイヤ ゲートオールアラウンド トランジスタなどのいくつかの種類の水平ゲートオールアラウンド トランジスタ[99]および大幅に異なる材料を使用する負容量 FET (NC-FET)。[100] FD-SOI は、 FinFET の潜在的な低コストの代替品と見なされました。[101]
2019年現在、14ナノメートルと10ナノメートルのチップは、Intel、UMC、TSMC、Samsung、Micron、SK Hynix、東芝メモリ、GlobalFoundriesによって量産されており、7ナノメートルプロセスのチップはTSMCとSamsungによって量産されているが、7ナノメートルノードの定義はIntelの10ナノメートルプロセスに似ている。5ナノメートルプロセスは、2018年にSamsungによって生産が開始された。 [102] 2019年現在、トランジスタ密度が最も高いノードはTSMCの5 ナノメートルN5ノードであり、[103] 1平方ミリメートルあたり1億7,130万個のトランジスタ密度である 。[104] 2019年、SamsungとTSMCは3ナノメートルノードを生産する計画を発表した。 GlobalFoundriesは、12nm未満の注文を処理するための新しい工場を設立することは同社の財政能力を超えていると判断したため、リソースを節約するために12ナノメートルを超える新しいノードの開発を中止することを決定しました。[105]
2020年から2022年にかけて、世界的なチップ不足が発生した。COVID-19パンデミックによって引き起こされたこの不足の間、多くの半導体メーカーは従業員が会社の敷地から出ることを禁止した。[106]多くの国が半導体企業に新しい製造工場やファブを建設するための補助金を交付した。多くの企業が偽造チップの影響を受けた。[107]半導体は世界経済と一部の国の国家安全保障にとって不可欠となっている。[108] [109] [110]米国はTSMCに対し、中国企業であるHuawei向けの半導体を生産しないよう要請した。[111] [112] NMOSトランジスタとPMOSトランジスタを重ねるCFETトランジスタが検討された。これらのトランジスタを構築するために、両方のタイプのトランジスタを1つのプロセスで構築するモノリシックアプローチと、2種類のトランジスタを別々に構築してから積み重ねるシーケンシャルアプローチの2つのアプローチが評価された。[113]
手順一覧
これは、現代の電子機器の製造において何度も採用される処理技術のリストです。このリストは、必ずしも特定の順序を意味するものではなく、また製造中にすべての技術が採用されるわけでもありません。実際には、順序とどの技術が適用されるかは、ファウンドリが提供するプロセスや、統合デバイスメーカー(IDM) の自社製品に固有のものであることが多く、半導体デバイスがすべての技術を必要としない場合があります。これらのプロセスを実行するための装置は、少数の企業によって製造されています。半導体製造工場の稼働前に、すべての装置をテストする必要があります。[114]これらのプロセスは、集積回路の設計後に行われます。半導体工場は24時間365日稼働しており[115]、多くの工場では、主にチップの洗浄に大量の水を使用しています。[116]
- ウェーハ処理（フロントエンドとも呼ばれる）[117]
- ウェットクリーニング
- 表面不動態化
- フォトリソグラフィー
- フォトレジストコーティング（多くの場合、液体として、ウェハ全体に塗布）
- フォトレジストの焼成（オーブンでの固化）
- エッジビード除去[122] [123]
- 露光（フォトリソグラフィーステッパー、スキャナー、マスクアライナー）
- 露光後ベーキング（PEB）はフォトレジストの耐久性を向上させる
- 現像（液体現像剤を塗布してレジストの一部を除去し、イオン注入、層堆積、エッチングなどのためにウェハの一部のみを露出させる）
- イオン注入（ドーパントをウェハに埋め込み、導電性が増減する領域を作成する）
- エッチング（微細加工）
- ドライエッチング（プラズマエッチング）
- 反応性イオンエッチング（RIE）
- 深層反応性イオンエッチング（DRIE）
- 原子層エッチング（ALE）
- 血漿ALE [124]
- サーマルALE [124]
- 反応性イオンエッチング（RIE）
- ウェットエッチング
- ドライエッチング（プラズマエッチング）
- 化学蒸着法（CVD）
- LEDに使用される有機金属化学気相成長法（MOCVD）
- 原子層堆積法（ALD）
- 物理蒸着法（PVD）
- スパッタリング
- 蒸発
- エピタキシー[113] [125]
- 分子線エピタキシー（MBE）[126]
- イオンビーム蒸着法[127]
- プラズマアッシング（フォトレジストを完全に除去/剥離するため、ドライストリップとも呼ばれる。[128]歴史的にはレジストストリッパーと呼ばれる化学溶剤を使用して行われ、[129] [130]ウェハーを再度フォトリソグラフィーにかけるため）
- 熱処理
- レーザーリフトオフ（LED製造用[131]）
- 電気化学堆積（ECD）。電気めっきを参照してください。
- 化学機械研磨（CMP）
- ウェーハテスト（自動テスト装置を使用して電気性能を検証し、この段階でビニングやレーザートリミングも実行される場合があります）
- 金型の準備
- シリコン貫通ビア製造（3次元集積回路用）
- ウェハマウント（ダイシングテープを使用してウェハを金属フレームにマウントします）
- ウェーハバックグラインドと研磨[132] （スマートカードやPCMCIAカードのような薄いデバイスのウェーハの厚さを減らしたり、ウェーハの接合とスタッキングを行う。これはウェーハダイシング中にも行われ、ダイスビフォアグラインドまたはDBGと呼ばれるプロセスである[133] [134]）
- ウェーハ接合およびスタッキング（3次元集積回路およびMEMS用）
- 再配線層の製造（WLCSPパッケージ用）
- ウェーハバンピング（フリップチップBGA（ボールグリッドアレイ）、WLCSPパッケージ用）
- ダイカットまたはウェーハダイシング
- ICパッケージング
- ダイアタッチメント（ダイは導電性ペーストまたはダイアタッチフィルムを使用してリードフレームに取り付けられます。[135] [136]）
- IC ボンディング:ワイヤボンディング、サーモソニックボンディング、フリップチップまたはテープ自動ボンディング(TAB)
- ICカプセル化または統合ヒートスプレッダ（IHS）の設置
- ICテスト
さらに、ライトエッチングなどのステップも実行できます。
汚染と欠陥の防止
特徴幅が約10マイクロメートルよりはるかに大きかった頃は、デバイス製造において半導体の純度は今日のほど大きな問題ではなかった。1960年代には、作業員は私服で半導体デバイスを扱うことができた。[137]デバイスの統合が進むにつれて、クリーンルームはさらにクリーンでなければならない。今日、製造工場は、ウェハ上に留まって欠陥の一因となる可能性のある最小の粒子でさえも除去するために、ろ過された空気で加圧されている。半導体クリーンルームの天井には、クリーンルーム内の空気を絶えず入れ替えてろ過するために、一定の間隔でファンフィルターユニット（FFU）が設置されている。半導体設備にも、設備のEFEM内の空気を清浄するための独自のFFUが設置されている可能性があり、これにより設備はFOUPでウェハを受け取ることができる。FFUは、グリル付きの上げ底と組み合わせることで層流の空気の流れを確保し、粒子がすぐに床に落とされ、乱流によって空中に浮遊したままにならないようにする。半導体製造施設の作業員は、デバイスを人間による汚染から守るためにクリーンルームスーツを着用する必要がある。 [138]歩留まりを上げるため、FOUPや半導体製造設備にはISOクラス1レベルの粉塵を備えたミニ環境が設けられ、FOUPはさらにクリーンなミクロ環境を備えることができる。[11] [8] FOUPとSMIFポッドはウェーハをクリーンルームの空気から隔離し、粉塵粒子による欠陥の数を減らすため歩留まりが向上する。また、工場ではクリーンルーム内の人員をできるだけ少なくしてクリーンルーム環境の維持を容易にしている。なぜなら、人はクリーンルームスーツを着用していても、特に歩くときには大量の粒子を放出するからである。[139] [138] [140]
ウェーハ
典型的なウェーハは、極めて純粋なシリコンから作られ、チョクラルスキー法を用いて直径最大 300 mm (12 インチ弱)の単結晶円筒状インゴット(ブール)に成長します。これらのインゴットは、次に約 0.75 mm の厚さのウェーハにスライスされ、非常に均一で平坦な表面になるように研磨されます。製造工程中、ウェーハはロットにグループ化されることが多く、これはウェーハ キャリアである FOUP、SMIF、またはウェーハ カセットによって表されます。FOUP と SMIF は、自動化された OHT (オーバーヘッド ホイスト トランスポート) AMHS (自動マテリアル ハンドリング システム) を使用して、工場内の機械と装置間で輸送できます。[58] SMIF と FOUP の他に、ウェーハ カセットはウェーハ ボックスまたはウェーハ キャリング ボックスに入れることができます。[141]
処理
半導体デバイスの製造では、さまざまな処理手順が、堆積、除去、パターン化、および電気特性の変更という 4 つの一般的なカテゴリに分類されます。
- 堆積とは、ウェハー上に材料を成長させたり、コーティングしたり、その他の方法で転写したりするプロセスです。利用可能な技術には、物理蒸着法(PVD)、化学蒸着法(CVD)、電気化学蒸着法(ECD)、分子線エピタキシー法(MBE)、さらに最近では原子層堆積法(ALD) などがあります。堆積には、熱酸化、より具体的にはLOCOSによる酸化物層の形成が含まれると理解できます。
- 除去とは、ウェーハから材料を除去するプロセスです。例としては、エッチング プロセス (ウェットまたはドライ) や化学機械平坦化(CMP) などがあります。
- パターン形成とは、堆積した材料を形作ったり変更したりすることであり、一般的にリソグラフィーと呼ばれます。たとえば、従来のリソグラフィーでは、ウェーハにフォトレジストと呼ばれる化学物質を塗布します。次に、アライナーまたはステッパーと呼ばれる機械が短波長の光を使用してウェーハ上にマスクイメージを焦点合わせします。露光された領域（「ポジティブ」レジストの場合）は現像液で洗い流されます。次に、ウェーハはエッチングされ、マスクで保護されていない材料が除去されます。除去または他の処理の後、残ったフォトレジストは「ドライ」ストリッピング/プラズマアッシング/レジストアッシング、または「ウェット」レジストストリッパー化学によって除去されます。[142]ウェットエッチングは1960年代と1970年代に広く使用されていましたが、[143] [144] 10ミクロンから3ミクロンのノードからドライエッチング/プラズマエッチングに置き換えられました。[145] [146]これはウェットエッチングではアンダーカット（パターンのあるマスク層やレジスト層の下のエッチング）が形成されるためです。[147] [148] [149]ドライエッチングが主流のエッチング技術となっています。[150]
- 電気的特性の修正は、歴史的にトランジスタのソースとドレインおよびポリシリコンのドーピングを伴ってきた。ドーピングは、半導体材料の原子構造に不純物を導入して、その電気的特性を修正することである。当初は、ドーパントを含むガスを用いて 900～1200°C の炉で熱拡散させてウェーハをドーピングしていたが[151] [152] [153] 、イオン注入には別の炉が必要であるため抵抗があったが[154]、結果の再現性が優れているため、1970 年代に最終的にイオン注入が普及した[155]。[38]イオン注入は、半導体デバイスが異物に対して非常に敏感であるため実用的である。イオン注入では多数の原子が堆積されないからである。[38]イオン注入によるドーピング プロセスの後には、炉でのアニーリング[156] [38]が行われるか、高度なデバイスでは、ドーパントを活性化するために急速熱アニーリング(RTA) が行われる。アニーリングは当初500～700℃で行われていたが、後に900～1100℃に上昇した。インプラント装置は一度に1枚のウェーハを処理することも、回転ディスクにマウントされた最大17枚のウェーハを処理することもできる。[38]
電気特性の修正は、UV処理（UVP）で紫外線にさらすことによって低誘電率絶縁体の材料の誘電率を下げることにも及んでいます。修正は酸化によって達成されることが多く、金属酸化物電界効果トランジスタを製造するためのシリコンの局所酸化（LOCOS ）など、半導体絶縁体接合を作成するために実行できます。現代のチップには、300以上の連続した処理ステップで生成された最大11以上の金属レベルがあります。
半導体製造におけるレシピとは、製造過程の処理ステップにおいて特定の機械でウェーハを処理する条件のリストである。[157]プロセスのばらつきは半導体処理における課題であり、ウェーハが均一に処理されなかったり、ウェーハ上で実行されるプロセスの品質や有効性がウェーハ表面全体で均一でなかったりする。[158]
フロントエンドオブライン（FEOL）処理
ウェーハ処理は、FEOL段階とBEOL段階に分けられます。FEOL処理は、シリコン内に直接トランジスタを形成することです。生のウェーハは、エピタキシーによる超純粋で実質的に欠陥のないシリコン層の成長によって加工されます。[159] [160] 最先端のロジックデバイスでは、シリコンエピタキシーステップの前に、構築されるトランジスタのパフォーマンスを向上させるためのトリックが実行されます。 1つの方法は、シリコンゲルマニウム（SiGe）などのシリコンバリアントを堆積する歪みステップを導入することです。エピタキシャルシリコンが堆積されると、結晶格子がいくらか引き伸ばされ、電子移動度が向上します。シリコンオンインシュレータ技術と呼ばれる別の方法では、生のシリコンウェーハとその後のシリコンエピタキシーの薄い層の間に絶縁層を挿入します。この方法により、寄生効果が低減されたトランジスタが作成されます。 半導体装置には、堆積やエッチングなどのプロセスでウェーハを処理する複数のチャンバーがある場合があります。多くの装置は、プロセス制御を改善するために、内部の窒素または真空環境でこれらのチャンバー間でウェーハを取り扱っています。[3]化学溶液の入ったタンクを備えたウェットベンチは、歴史的にウェーハの洗浄とエッチングに使用されていました。[161]
90nmノードでは、歪み工学で作られたトランジスタチャネルが導入され、トランジスタ内にシリコンゲルマニウム領域を導入することでPMOSトランジスタの駆動電流が改善されました。20nmノードのNMOSトランジスタでも同じことが行われました。[125]
2007年、Intelは45nmノードでHKMG（高k/メタルゲート）トランジスタを導入し、ポリシリコンゲートに代わるものとなった。ポリシリコンゲートは、1970年代のメタルゲート（アルミニウムゲート） [162]技術に代わるものとなった。 [163]トランジスタの継続的なスケーリングや縮小を可能にしながら、トランジスタの大量のリーク電流を防ぐために、ハフニウム酸化物（HfO 2 ）などの高k誘電体がシリコン酸窒化物（SiON）に代わった。しかし、HfO 2 はメタルゲートの使用を必要とするポリシリコンゲートと互換性がない。生産では、ゲートファーストとゲートラストの2つのアプローチが使用された。ゲートファーストは、高誘電率絶縁膜を堆積し、次にトランジスタがNMOSかPMOSかによって仕事関数が変わる窒化タンタルなどのゲートメタルを堆積し、ポリシリコン堆積、ゲートラインパターニング、ソースとドレインのイオン注入、ドーパントアニール、ポリシリコンとソースとドレインのシリサイド化を行う。[164] [165] DRAMメモリでは、この技術は2015年に初めて採用された。[166]
ゲートラストは、まず高誘電率誘電体を堆積し、ダミーゲートを作成し、イオン堆積とドーパントアニールによってソースとドレインを製造し、「インターレベル誘電体（ILD）」を堆積してから研磨し、ダミーゲートを除去して、トランジスタがNMOSかPMOSかによって仕事関数が決まる金属に置き換えて金属ゲートを作成するというものでした。3番目のプロセスであるフルシリサイド化（FUSI）[167]は、製造上の問題により追求されませんでした。[168]ゲートファーストは22nm/20nmノードで主流になりました。[169] [170] HKMGは、平面トランジスタからFinFETやナノシートトランジスタで使用するために拡張されました。[171]ハフニウム酸化物の代わりにハフニウムシリコン酸窒化物を使用することもできます。[172] [173] [3] [174] [175]
16nm/14nmノード以降、他のエッチング方法よりも精度が高いため、原子層エッチング（ALE）がエッチングにますます使用されています。製造では、プラズマALEが一般的に使用されており、材料を一方向に除去して垂直壁の構造を作成します。熱ALEは、材料を等方的に、すべての方向に同時に除去するためにも使用できますが、垂直壁を作成することはできません。プラズマALEは、当初トランジスタのコンタクトをエッチングするために採用されましたが、7nmノード以降は、トランジスタ構造をエッチングして作成するためにも使用されています。[124]
ゲート酸化膜とインプラント
フロントエンドの表面エンジニアリングに続いて、ゲート誘電体（従来は二酸化シリコン）の成長、ゲートのパターン形成、ソースおよびドレイン領域のパターン形成、およびその後のドーパントの注入または拡散が行われ、望ましい相補的な電気特性が得られます。ダイナミック ランダム アクセス メモリ（DRAM）デバイスでは、ストレージコンデンサもこの時点で製造され、通常はアクセス トランジスタの上に積み重ねられます（現在は倒産した DRAM メーカーのQimonda は、シリコン表面の深いところにエッチングされたトレンチを使用してこれらのコンデンサを実装しました）。
バックエンドオブライン（BEOL）処理
金属層
各種半導体デバイスが作成されると、それらを相互接続して目的の電気回路を形成する必要があります。これは、BEOL（パッケージングとテストの段階を指すバックエンドのチップ製造と混同しないでください）と総称される一連のウェハ処理ステップで行われます。BEOL処理では、誘電体層で分離された金属相互接続ワイヤを作成します。絶縁材料は従来、SiO 2またはケイ酸塩ガラスの一種でしたが、最近では新しい低誘電率材料（low-κ誘電体とも呼ばれる）が使用され（シリコンオキシカーバイドなど）、通常、誘電率は約2.7（SiO 2の場合は3.82 ）ですが、定数が2.2という低い材料もチップメーカーに提供されています。
BEoLは1995年から350nmと250nmノード（0.35と0.25ミクロンノード）で使用され、同時に化学機械研磨が採用され始めました。当時は、配線用の2つの金属層、メタライゼーション[176]が最先端の技術でした。[177]
22nmノード以降、一部のメーカーは、トランジスタをBEoLプロセスで作られた残りの相互接続に接続するミドルオブライン（MOL）と呼ばれる新しいプロセスを追加しました。MOLは多くの場合タングステンをベースにしており、上層と下層があります。下層はトランジスタの接合部を接続し、上層はトランジスタを相互接続に接続するタングステンプラグです。インテルは10nmノードでコンタクトオーバーアクティブゲート（COAG）を導入しました。これは、トランジスタを接続するためのコンタクトをトランジスタのゲートの近くに配置する代わりに、トランジスタのゲートの上に直接配置してトランジスタの密度を向上させます。[178]
相互接続
歴史的に、金属配線はアルミニウムでできていた。この配線方法（サブトラクティブアルミニウムと呼ばれることが多い）では、まずアルミニウムのブランケットフィルムを堆積し、パターン化してからエッチングして、独立した配線を残す。次に、露出した配線の上に誘電体材料を堆積する。さまざまな金属層は、絶縁材料に穴（「ビア」と呼ばれる）をエッチングし、次に六フッ化タングステンを使用したCVD技術でタングステンを堆積することによって相互接続される。この方法は、相互接続レベルの数が少ない（4つ以下）ため、ダイナミックランダムアクセスメモリ（DRAM）などの多くのメモリチップの製造に今でも（そしてしばしば）使用されている。アルミニウムは、再結晶化を防ぐために銅と合金化されることもあった。初期のチップでは、相互接続に金も使用されていた。[179]
最近では、現代のマイクロプロセッサで相互接続されるトランジスタの数が多いためロジックの相互接続レベルの数が大幅に増加したため、配線のタイミング遅延が非常に大きくなり、配線材料（アルミニウムから銅の相互接続層へ）の変更[180]と、相互接続の誘電体材料（二酸化シリコンから新しいlow-κ絶縁体へ）の変更が求められています。[181] [182]このパフォーマンスの向上は、処理ステップを排除するダマシン処理によるコスト削減でも実現されています。相互接続レベルの数が増えると、後続のリソグラフィの前に平坦な表面を確保するために、前のレイヤーを平坦化する必要があります。それがなければ、レベルはますます曲がっていき、利用可能なリソグラフィの焦点深度を超えて広がり、パターン形成能力に支障をきたします。CMP（化学機械平坦化）は、このような平坦化を実現するための主要な処理方法ですが、相互接続レベルの数が3以下の場合はドライエッチバックが今でも使用されることがあります。銅配線は、銅が周囲に拡散（「汚染」）するのを防ぐために、導電性バリア層を使用しており、多くの場合、窒化タンタルで作られています。[183] [178] 1997年にIBMは銅配線を初めて採用しました。[184]
2014年、アプライドマテリアルズは22nmノードの配線にコバルトを使用することを提案した。これは、電気移動を防ぐために銅配線をコバルトでカプセル化するのに使用されるもので、この用途ではコバルトよりも厚くする必要がある窒化タンタルに代わるものである。[178] [185]
ウェーハ計測
ウェーハ処理の高度なシリアル化により、さまざまな処理ステップ間の計測の需要が高まっています。たとえば、エリプソメトリーまたは反射率測定に基づく薄膜計測は、ゲート酸化物の厚さ、フォトレジストやその他のコーティングの厚さ、屈折率、消衰係数を厳密に制御するために使用されます。 [186]ウェーハ計測機器/ツール、またはウェーハ検査ツールは、テストまでの前の処理ステップでウェーハが損傷していないことを確認するために使用されます。1つのウェーハで多くのダイが故障した場合、ウェーハ全体を廃棄して、それ以上の処理にかかるコストを回避します。仮想計測は、物理的な測定自体を実行せずに、統計的手法に基づいてウェーハの特性を予測するために使用されています。[1]
デバイステスト
フロントエンドプロセスが完了すると、半導体デバイスまたはチップは、適切に機能するかどうかを判定するためにさまざまな電気テストにかけられます。ウェーハ上で適切に機能すると判明したデバイスの割合を歩留まりと呼びます。メーカーは通常、歩留まりについて秘密にしていますが、[187]歩留まりは30%程度まで下がることもあります。これは、ウェーハ上のチップの30%だけが意図したとおりに機能することを意味します。プロセスのばらつきは、歩留まりが低い理由の1つです。テストは、欠陥のあるチップが比較的高価なパッケージに組み込まれるのを防ぐために行われます。
歩留まりはデバイス（ダイまたはチップ）のサイズに関係することが多いが、必ずしもそうであるわけではない。例えば、2019年12月にTSMCは、ダイサイズが17.92 mm 2の5nmテストチップで平均歩留まりが約80％、ウェーハあたりのピーク歩留まりが90％以上であると発表しました。ダイサイズが100 mm 2に増加すると、歩留まりは32％に低下しました。[188]ダイサイズに関係なく、ウェーハ上の致命的な欠陥の数は、通常cm 2 の単位面積あたりのウェーハの欠陥密度（またはD 0）として表すことができます。
工場では、チップに小さなプローブを押し当てる電子テスターを使用して、ウェハ上のチップをテストします。この機械は、各不良チップに染料を一滴ずつ付けてマークします。現在、電子染料マーキングは、ウェハテストデータ (結果) が中央コンピュータデータベースに記録され、最大動作周波数/クロック、チップあたりの稼働中 (完全に機能する) コアの数など、事前に決定されたテスト制限に従ってチップが「ビニング」 (つまり、仮想ビンに分類) されている場合に可能です。結果のビニングデータは、製造上の欠陥を追跡し、不良チップをマークするために、ウェハマップ上にグラフ化または記録できます。このマップは、ウェハの組み立てとパッケージングにも使用できます。ビニングにより、GPU や CPU の場合のように、通常は不合格になるチップを下位層製品で再利用できるため、デバイスの歩留まりが向上します。これは、完全に機能するチップ (たとえば、すべてのコアが正しく機能しているチップ) が非常に少ないためです。eFUSE は、ビニング中に意図したとおりに動作しなかったため、または市場セグメンテーションの一環として (同じチップを低、中、高の層に使用する)、コアなどのチップの一部を切断するために使用されることがあります。チップには、動作しない部分がいくつかあってもチップが完全にテストに合格できるように、スペアパーツが付いている場合があります。
チップはパッケージング後に再度テストされます。これは、ボンド ワイヤが欠落していたり、パッケージによってアナログ パフォーマンスが変わったりする可能性があるためです。これは「最終テスト」と呼ばれます。チップは、X 線を使用して画像化されることもあります。
通常、ファブはテスト時間に対して、1 秒あたり数セント程度の料金を請求します。テスト時間は数ミリ秒から数秒までさまざまで、テスト ソフトウェアはテスト時間を短縮するように最適化されています。多くのテスターには、ほとんどまたはすべてのテストを並行して、複数のチップで同時に実行できるリソースがあるため、複数のチップ (マルチサイト) テストも可能です。
チップは、多くの場合、テストを高速化し、テスト コストを削減するために、スキャン チェーンや「組み込みセルフテスト」などの「テスト容易化機能」を備えて設計されています。特殊なアナログ製造プロセスを使用する特定の設計では、設計で指定された厳密に分散された抵抗値を実現するために、テスト中にウェハーもレーザー トリミングされます。
優れた設計では、コーナー(高い動作温度と製造工程の極端な条件が組み合わさって生じるシリコンの極端な動作)をテストし、統計的に管理しようとします。ほとんどの設計では、少なくとも 64 個のコーナーに対応します。
デバイスの歩留まり
デバイス歩留まりまたはダイ歩留まりは、ウェハー上の動作チップまたはダイの数であり、ウェハー上のチップの数 (ウェハーあたりのダイ、DPW) はチップのサイズとウェハーの直径によって異なるため、パーセンテージで示されます。歩留まりの低下は歩留まりの低下であり、歴史的には主にダスト粒子によって引き起こされていましたが、1990 年代以降は、歩留まりの低下は主にプロセスの変動、プロセス自体、およびチップ製造で使用されるツールによって引き起こされます。ただし、多くの古い工場では依然としてダストが問題となっています。新しいプロセスでフィーチャー サイズが縮小されるにつれて、ダスト粒子が歩留まりに与える影響は増大しています。自動化と、製造装置、FOUP、および SMIF 内のミニ環境の使用により、ダスト粒子による欠陥の削減が可能になりました。動作中のチップは故障したチップの代金を支払わなければならないため、動作中のチップの販売価格を下げるには、デバイス歩留まりを高く維持する必要があります。また、ウェハー処理のコストを削減するためにも、歩留まりは重要です。歩留まりは、工場の設計と運用によっても影響を受ける可能性があります。
汚染物質と製造プロセスを厳密に管理することは、歩留まりを向上させるために必要です。汚染物質は、化学汚染物質または塵粒子である可能性があります。「致命的な欠陥」は、デバイス (トランジスタなど) の完全な故障を引き起こす塵粒子によって引き起こされる欠陥です。無害な欠陥もあります。致命的な欠陥を引き起こすには、粒子がフィーチャの 1/5 のサイズである必要があります。したがって、フィーチャの幅が 100 nm の場合、致命的な欠陥を引き起こすには、粒子の幅が 20 nm で十分です。静電気も歩留まりに悪影響を与える可能性があります。化学汚染物質または不純物には、鉄、銅、ニッケル、亜鉛、クロム、金、水銀、銀などの重金属、ナトリウム、カリウム、リチウムなどのアルカリ金属、アルミニウム、マグネシウム、カルシウム、塩素、硫黄、炭素、フッ素などの元素が含まれます。これらの元素は歩留まりを低下させる可能性があるため、シリコンと接触しないようにすることが重要です。化学混合物を使用して、これらの元素をシリコンから除去することができます。異なる混合物は異なる要素に対して効果的です。
歩留まりを推定するためには、いくつかのモデルが使用される。それらは、マーフィーのモデル、ポアソンのモデル、二項モデル、ムーアのモデル、およびシーズのモデルである。普遍的なモデルはなく、実際の歩留まり分布（不良チップの位置）に基づいてモデルを選択する必要があります。たとえば、マーフィーのモデルは、歩留まり損失がウェーハの端でより多く発生すると仮定し（動作しないチップはウェーハの端に集中している）、ポアソンのモデルは、不良ダイがウェーハ全体に比較的均等に分散していると仮定し、シーズのモデルは、不良ダイが密集していると仮定します。[189]
ダイが小さいほど製造コストが低く（ウェーハに収まるサイズが大きく、ウェーハは全体として処理され価格が決まる）、ウェーハ上の表面積が小さいため欠陥の可能性が低くなり、歩留まりの向上にも役立ちます。しかし、ダイが小さいほど、大きなダイと同じ機能を実現するか、それを上回るためには、より小さなフィーチャが必要であり、高い歩留まりを維持するには、プロセス変動の低減と純度の向上（汚染の低減）が必要です。計測ツールは、製造プロセス中にウェーハを検査して歩留まりを予測するために使用されるため、欠陥が多すぎると予測されたウェーハは、処理コストを節約するために廃棄される場合があります。[187]
金型の準備
試験が終わると、ウェーハは通常、「バックラップ」[190] 、 「バックフィニッシュ」、「ウェーハバックグラインド」または「ウェーハ薄化」[191]とも呼ばれるプロセスで厚さが減らされ、その後ウェーハに刻み目が付けられ、個々のダイに分割される、ウェーハダイシングと呼ばれるプロセスが行われます。マークのない良品のチップのみがパッケージ化されます。
パッケージ
ダイは、機能性テストと分類が済んだ後、パッケージ化されます。プラスチックまたはセラミックのパッケージングでは、ダイをマウントし、ダイ/ボンド パッドをパッケージのピンに接続し、ダイを密封します。パッドとピンの接続には、極細のボンド ワイヤが使用されます。昔 (1970 年代) は、ワイヤは手作業で取り付けられていましたが、現在は専用の機械でこの作業が行われます。従来、これらのワイヤは金でできており、はんだメッキされた銅のリード フレーム(「リード フレーム」と発音)につながっています。鉛は有毒であるため、現在ではRoHSによって鉛フリーの「リード フレーム」が義務付けられています。従来、ボンド パッドはダイの端に配置されていますが、フリップ チップパッケージングを使用すると、ダイの表面全体にボンド パッドを配置できます。
チップ スケール パッケージ(CSP) は、別のパッケージング技術です。ほとんどのパッケージと同様に、プラスチック製のデュアル インライン パッケージは、内部に隠された実際のダイよりも何倍も大きいですが、CSP チップはダイとほぼ同じサイズです。CSP は、ウェハーをダイシングする 前に、ダイごとに構築できます。
パッケージされたチップは、パッケージング中に損傷がなかったこと、およびダイとピンの相互接続操作が正しく実行されたことを確認するために再テストされます。次に、レーザーでパッケージにチップの名前と番号がエッチングされます。ダイのテストとパッケージング、およびそれに続く完成したパッケージ化されたチップの最終テストを含むステップは、半導体製造のバックエンド、[192]ポストファブ、[193] ATMP (アセンブリ、テスト、マーキング、およびパッケージング) [194]または ATP (アセンブリ、テスト、およびパッケージング) と呼ばれ、半導体ファウンドリとは別の OSAT (アウトソースアセンブリおよびテスト) 企業によって実行される場合があります。ファウンドリは、半導体製造のフロントエンドの一部であるフォトリソグラフィーやエッチングなどの製造プロセスを実行する企業またはファブです。[195] [196]
危険物
製造工程では多くの有毒物質が使用される。[197]これには以下のものが含まれる。
- ヒ素、アンチモン、リンなどの有毒な元素ドーパント。
- 有毒化合物としては、イオン注入ドーピングにおけるアルシンやホスフィン、トランジスタ配線におけるタングステンのCVD堆積に使用される六フッ化タングステン、ポリシリコンの堆積に使用されるシランなどがある。[198]
- エッチングや洗浄に使用される、過酸化水素、発煙硝酸、硫酸、フッ化水素酸などの反応性の高い液体。
作業員がこれらの危険物質に直接さらされないようにすることが重要です。IC製造業界では高度な自動化が一般的で、曝露のリスクを軽減するのに役立ちます。ほとんどの製造施設では、湿式スクラバー、燃焼器、加熱吸収カートリッジなどの排気管理システムを採用しており、[199] [200] [201]作業員と環境へのリスクを制御します。
商用 MOSFET ノードのタイムライン
参照
- デスニウム
- マイクロエレクトロニクス製造用語集
- 半導体スケールの例一覧
- MOSFET
- マルチゲートデバイス
- 半導体産業
- 半導体の国際技術ロードマップ
- 半導体の統合
- シリコンの局所酸化（LOCOS）
- 集積回路メーカー一覧
- 半導体製造工場一覧
- 微細加工
- 半導体製造装置材料国際協会（SEMI）—半導体業界の業界団体
- ウェーハのラベル用SEMIフォント
- エッチピット密度
- 不動態化
- 平面プロセス
- トランジスタ数
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- ^ 「ATMP：インドの半導体時代の礎」2022年1月19日。
- ^ 「米国半導体エコシステムマップ」。2023年3月20日。
- ^ Thadani, Akhil; Allen, Gregory C. (2023年5月30日)。「半導体サプライチェーンのマッピング：インド太平洋地域の重要な役割」
- ^ 「テクノロジーによる公害が世界規模で拡大する理由」CNET 2002年4月25日2024年2月17日閲覧。
- ^ Baliga, B. (2012年12月2日). エピタキシャルシリコンテクノロジー. Elsevier. ISBN 978-0-323-15545-8– Google ブックス経由。
- ^ 「2.5µm以下の潜在的に危険な粒子の除去」2020年2月3日。
- ^ https://19january2017snapshot.epa.gov/sites/production/files/2015-06/documents/solid.pdf
- ^ 「地球に負担をかけないハイテク」
さらに読む
- Kaeslin, Hubert (2008)。『デジタル集積回路設計、VLSI アーキテクチャから CMOS 製造まで』。ケンブリッジ大学出版局。、セクション14.2。
- チップ技術に関するWiki
- 西 芳雄 (2017).半導体製造技術ハンドブック. CRC Press.
外部リンク
ウィキメディア・コモンズには、半導体デバイスの製造に関連するメディアがあります。
- 半導体業界用語集
- ウェーハ加熱
- 半導体製造装置用加熱チャックの設計