7nmプロセス

半導体製造において、「7nm」プロセスは、「10nm」ノードに続くMOSFET 技術ノードを指す用語であり、国際デバイス・システムロードマップ（IRDS）によって定義され、その前身は国際半導体技術ロードマップ（ITRS）であった。これは、マルチゲートMOSFET技術 の一種であるFinFET （フィン電界効果トランジスタ）技術に基づいている。

2021年現在、IRDSリソグラフィ規格では「7 nm」ノードの寸法表が示されており、^[1]以下に例を示します。

2021 IRDSリソグラフィー規格は回顧的な文書であり、「7 nm」ブランドプロセスの最初の量産は2016年に台湾セミコンダクター・マニュファクチャリング・カンパニー（TSMC）がN7と呼ばれる「7 nm 」プロセスを使用して256MビットSRAMメモリチップを生産したときであった。^[2]サムスンは2018年に「7nm」プロセス（7LPP）デバイスの量産を開始した。^[3]これらのプロセスノードは、後に「Intel 7」とブランド名が変更されたインテルの「10 nm Enhanced Superfin 」ノードとほぼ同じトランジスタ密度を持っていた。 ^[4]

少なくとも 1997 年以降、プロセス ノードの長さスケールは、ゲート長、メタル ピッチ、ゲート ピッチなど、集積回路上の特定の寸法を指すものではなくなりました。これは、新しいリソグラフィ プロセスによって、チップ上のすべての機能が均一に縮小されなくなったためです。2010 年代後半までに、長さスケールは、物理的特性とは関係なく、新しい世代のプロセス技術を示す商用名になりました^{[5] 。 [6] [7] [8]} 以前の ITRS および IRDS 標準には、チップ上の大きく異なる寸法に対応するためのプロセス ノードの命名規則に関するガイダンスが不十分であり、ファウンドリがリソグラフィをブランド化する方法と、プロセス ノードが達成した実際の寸法との間に乖離が生じていました。

大量市場向けの最初の主流「7nm」モバイルプロセッサであるApple A12 Bionicは、 Appleの2018年9月のイベントで発表されました。^[9] HuaweiはApple A12 Bionicの前に独自の「7nm」プロセッサであるKirin 980を2018年8月31日に発表しましたが、Apple A12 BionicはKirin 980より前に一般消費者向けの大量市場向けにリリースされました。両方のチップはTSMCによって製造されました。^[10]

2019年^[11] 、AMDはTSMCのN7ノード^[12]をベースとし、最大64コア128スレッドのサーバーおよびデータセンター向け「Rome 」（EPYC 2）プロセッサをリリースした。また、最大16コア32スレッドの「 Matisse 」コンシューマー向けデスクトッププロセッサもリリースした。ただし、Romeマルチチップモジュール（MCM）のI/OダイはGlobalFoundriesの14nm（14HP）プロセスで製造されているのに対し、MatisseのI/OダイはGlobalFoundriesの「12nm」（12LP+）プロセスを使用している。Radeon RX 5000シリーズもTSMCのN7プロセスをベースにしている。  

2000年代初頭、研究者らは7nmレベルのMOSFETの実証を開始し、ブルース・ドリス、オメル・ドクマシ、メイケイ・イオン、アンダ・モクタらを含むIBMのチームは6nmのシリコン・オン・インシュレータ（SOI）MOSFETの製造に成功しました。^{[13] [14]}その後まもなく、2003年にNECの研究者である若林均と山上茂治が5nmのMOSFETを製造し、さらに進歩しました。^{[15] [16]}

2015年7月、IBMはシリコンゲルマニウムプロセスを使用して「7nm」テクノロジーで最初の機能トランジスタを製造したと発表しました。^{[17] [18] [19] [20]} 2017年2月にさらなる開発が行われ、TSMCは「7nm」プロセスを使用して256MビットのSRAMメモリセルを生産しました。セル面積は0.027平方マイクロメートルで、^[21]最小機能サイズは正方形です。 ${\displaystyle F^{2}={\cfrac {0.027nn^{2}}{(0.07nn)^{2}}}=550}$

TSMCの7nm生産開始量は2018年に累計される予定。^[2]

2015年、インテルは7nmノードではトランジスタにIII-V族半導体を使用する必要があり、シリコンからの移行を示すと予想した。^[22]

2016年4月、TSMCは「7nm」の試作を2017年前半に開始すると発表した。^[23] 2017年4月、TSMCは「7nm」（N7FF+）プロセス^[2]と極端紫外線リソグラフィー（EUV）を使用して256MビットSRAMメモリチップのリスク生産を開始した。^{[24] 2017年初頭のTSMCの「7nm」生産計画[要更新]}では、このプロセスノード（N7FF）で最初に深紫外線（DUV）液浸リソグラフィーを使用し、2017年第2四半期から2018年第2四半期にかけてリスク生産から商業量産に移行することになっていた。また、後世代の「7nm」（N7FF+）生産ではEUVマルチパターニングを使用する予定^[要更新]で、2018年から2019年の間にリスク生産から量産への移行が見込まれていた。^[25]

2016年9月、GlobalFoundriesは2017年後半に試験生産、2018年初頭にリスク生産を開始すると発表し、テストチップはすでに稼働している。^[26]

2017年2月、インテルはアリゾナ州チャンドラーにFab 42を発表しました。当時のプレスリリースによると、 Fab 42では「7nm」（Intel 4 ^{[27] ）製造プロセスを使用してマイクロプロセッサを生産する予定でした[要更新]}。^[28]同社は当時、このプロセスノードでの特徴長の予想値を公表していませんでした。^[要更新]

2018年4月、TSMCは「7nm」（CLN7FF、N7）チップの量産を発表した。2018年6月、同社は量産増強を発表した。^[3]

2018年5月、サムスンは今年「7nm」（7LPP）チップの生産を開始すると発表した。ASMLホールディングスNVは同社のEUVリソグラフィー装置の主要サプライヤーである。^[29]

2018年8月、GlobalFoundriesはコストを理由に「7nm」チップの開発を中止すると発表した。^[30]

2018 年 10 月 28 日、サムスンは第 2 世代の「7nm」プロセス (7LPP) がリスク生産に入り、2019 年までに量産に入る予定であると発表しました。^{[更新が必要]}

2019年1月17日、2018年第4四半期の決算発表で、TSMCは顧客によって第2世代の「7nm」の「異なるフレーバー」が用意されるだ​​ろうと述べた。^{[31] [更新が必要]}

2019年4月16日、TSMCは「6nm」プロセス（CLN6FF、N6）を発表しました。2019年4月16日のプレスリリースによると、当時は2021年から量産品に採用されると予想されていました。^{[32] [更新が必要]} N6では当時、最大5層のEUVLが使用されると予想されていましたが、N7+プロセスでは最大4層でした。^[33]

2019年7月28日、TSMCは第2世代の「7nm」プロセスであるN7Pを発表しました。これは、N7プロセスと同様にDUVベースになると予想されていました。^[34] N7Pはオリジナルの「7nm」と完全にIP互換性がありましたが、EUVを使用するN7+はそうではなかったため、N7+（以前は「7nm+」として発表されていました）は「7nm」とは別のプロセスになる予定でした。別のEUVベースのプロセスであるN6（「6nm」）は、当時、N7とIP互換性があり、TSMCの「5nm」（N5）プロセスよりも遅くリリースされる予定でした。2019年第1四半期の収益報告で、TSMCは2018年第4四半期の声明^[31]を繰り返し、N7+は2019年に10億台湾ドル未満の収益を生み出すと予想されていました。^{[35] [更新が必要]}

2019年10月5日、AMDはTSMCのN7+プロセスを使用して製造されたMilanチップを特徴とするEPYCロードマップを発表しました。^{[36] [更新が必要]}

2019年10月7日、TSMCはN7+製品の大量市場投入を開始したと発表した。^{[37] [更新が必要]}

2021年7月26日、インテルは新たな製造ロードマップを発表し、将来のプロセスノードの名称をすべて変更した。^[27] TSMCのN7プロセスとほぼ同等のインテルの「10nm」Enhanced SuperFin（10ESF）は、今後は「Intel 7」と呼ばれるようになり、それ以前の「7nm」プロセスは「Intel 4」と呼ばれていた。^{[27] [38]}その結果、インテルの最初のIntel 7ベースのプロセッサは、2022年後半までに出荷を開始する予定だったが^{[更新が必要]}、インテルは以前に「7nm」プロセッサを2023年に発売する予定であると発表していた。^{[39] [更新が必要]}

2018年6月、AMDは7nm Radeon Instinct GPUを2018年後半に発売すると発表しました^。[40] 2018年8月、同社はGPUのリリースを確認しました。^[41]

2018 年 8 月 21 日、Huawei は、 TSMC の 7nm (N7) プロセスを使用して製造されたHuawei Mate 20 および Mate 20 ProにHiSilicon Kirin 980 SoC が搭載されることを発表しました。 ^{[更新が必要]}

2018年9月12日、AppleはTSMCの7nm（N7）プロセスを使用して製造されたiPhone XSとiPhone XRに使用されているA12 Bionicチップを発表しました。A12プロセッサはHuawei Mate 20より前にリリースされたため、量販市場向けの最初の7nmチップとなりました。 ^{[42] [43]} 2018年10月30日、AppleはTSMCの7nm（N7）プロセスを使用して製造されたiPad Proに使用されているA12X Bionicチップを発表しました。^[44]

2018年12月4日、クアルコムはTSMCの7nm（N7）プロセスを使用して製造されたSnapdragon 855と8cxを発表しました。 ^[45] Snapdragon 855を搭載した最初の量産製品は、2018年12月18日に発表されたLenovo Z5 Pro GTでした。^[46]

2019年5月29日、MediaTekはTSMC 7nmプロセスを使用して構築された5G SoCを発表しました。 ^[47]

2019 年 7 月 7 日、AMD はTSMC 7nm プロセスとZen 2マイクロアーキテクチャに基づくRyzen 3000 シリーズの中央処理装置を正式にリリースしました。

2019年8月6日、サムスンは7LPPプロセスを使用して製造された最初のチップであるExynos 9825 SoCを発表しました。Exynos 9825は、 EUVLを採用した最初の量産チップです。^[48]

2019年9月6日、ファーウェイはTSMCのN7およびN7+プロセスを使用して製造されたHiSilicon Kirin 990 4Gおよび990 5G SoCを発表しました。 ^[49]

2019年9月10日、AppleはTSMCの第2世代N7Pプロセスを使用して製造されたiPhone 11とiPhone 11 Proに使用されているA13 Bionicチップを発表しました。 ^[50]

7nm（N7ノード）製造は、2020年第2四半期のTSMCの収益の36％を占めました。^[51]

2020年8月17日、IBMはPower10プロセッサーを発表しました。^[50]

2021年7月26日、インテルは、Alder Lakeプロセッサが、以前は「10nm Enhanced SuperFin」として知られていた、新たにブランド名を変更した「Intel 7」プロセスを使用して製造されると発表した。^[27]これらのプロセッサは、当時のプレスリリースに基づいて、2021年後半にリリースされる予定であると予想されていました。^{[更新が必要]}同社は以前、現在は「Intel 4」と呼ばれている7nm ^[27]マイクロプロセッサフ​​ァミリであるMeteor Lakeが2023年にリリースされることを確認しました。 ^{[52] [53] [更新が必要]}

「7nm」ファウンドリノードでは、ピッチ分割、自己整合パターニング、EUVリソグラフィーのいずれか、または組み合わせたパターニング技術が利用されると予想されています。これらの技術はそれぞれ、隣接するフィーチャに関係する限界寸法 (CD) 制御とパターン配置において大きな課題を伴います。

ピッチ分割では、互いに近すぎるフィーチャを異なるマスクに分割し、それらを連続的に露光してから、リソエッチング処理を行います。異なる露光を使用するため、2 つの露光間でオーバーレイ エラーが発生するリスクが常に存在し、また異なる露光によって CD が異なる結果になるリスクもあります。

スペーサーパターニングでは、事前にパターン化されたフィーチャー上にレイヤーを堆積し、その後エッチングバックして、コアフィーチャーと呼ばれるフィーチャーの側壁にスペーサーを形成します。コアフィーチャーを除去した後、スペーサーは下層のトレンチを定義するためのエッチングマスクとして使用されます。スペーサー CD の制御は一般に優れていますが、トレンチ CD は、コアフィーチャーが配置されていた場所または残りのギャップに位置する 2 つの可能性のため、2 つの集団のいずれかに分類される可能性があります。これは「ピッチウォーキング」として知られています。^[54]一般に、ピッチ = コア CD + ギャップ CD + 2 * スペーサー CD ですが、これはコア CD = ギャップ CD を保証するものではありません。ゲートやアクティブ領域の分離 (フィンなど) などのFEOLフィーチャーの場合、トレンチ CD はスペーサー定義の CD ほど重要ではありません。その場合、スペーサーパターニングが実際には推奨されるパターニング手法です。

自己整合四重パターニング (SAQP) を使用する場合、最初のスペーサーの代わりに 2 番目のスペーサーが使用されます。この場合、コア CD はコア CD - 2 * 2 番目のスペーサー CD に置き換えられ、ギャップ CD はギャップ CD - 2 * 2 番目のスペーサー CD に置き換えられます。したがって、一部のフィーチャー寸法は厳密に 2 番目のスペーサー CD によって定義され、残りのフィーチャー寸法はコア CD、コア ピッチ、および 1 番目と 2 番目のスペーサー CD によって定義されます。コア CD とコア ピッチは従来のリソグラフィによって定義されますが、スペーサー CD はリソグラフィとは無関係です。これは実際には、追加の露光によって直接またはオーバーレイを介して独自の CD が定義されるピッチ分割よりも変動が少ないことが予想されます。

スペーサーで定義された線もカットする必要があります。カットされた箇所は露光時に移動する可能性があり、その結果、線の端が歪んだり、隣接する線に侵入したりします。

自己整合リソエッチングリソエッチング（SALELE）は、「7nm」BEOLパターン形成に実装されています。^[55]

極端紫外線リソグラフィー（ EUVまたはEUVLとも呼ばれる）は、従来のリソグラフィースタイルで20nm未満の特徴を解像することができる。しかし、EUVマスクの3D反射特性は、イメージングに新たな異常をもたらす。特に厄介なのは、2本のバー効果である。これは、2つの同一のバー形状の特徴が、同じように焦点を合わせられないというものである。一方の特徴は、基本的にもう一方の「影」の中にある。その結果、2つの特徴は、通常、焦点によって変化する異なるCDを持ち、これらの特徴も焦点によって位置がシフトする。^{[56] [57] [58]}この効果は、ピッチ分割で発生する可能性のあるものと似ている可能性がある。関連する問題は、異なるピッチの特徴間での最適な焦点の違いである。^[59]

EUVでは、大規模な集団のすべての特徴を確実に印刷するという点でも問題があり、一部の接点が完全に欠落したり、ラインがブリッジされたりすることがある。これらは確率的印刷不良として知られている。^{[60] [61]欠陥レベルは1K/mm 2}のオーダーである。^[62]

EUVでは、主に照明の制約により、先端から先端までの隙間を制御することが困難です。^[63]切断ラインには別個の露光が望ましいです。

減衰位相シフトマスクは、ArFレーザー波長（193nm）との任意ピッチのコンタクトに適切な焦点ウィンドウを提供するために90nmノードの製造に使用されているが、 ^{[64] [65]、}この解像度の向上はEUVでは利用できない。^{[66] [67]}

2021年のSPIEのEUVリソグラフィ会議では、 TSMCの顧客から、EUVコンタクトの歩留まりは液浸マルチパターニングの歩留まりに匹敵すると報告されました。^[68]

これらの課題により、「7nm」はバックエンド・オブ・ライン（BEOL）で前例のないパターン形成の難しさを引き起こします。以前の大量生産、長寿命のファウンドリノード（サムスン「10nm」、TSMC「16nm」）では、より狭いピッチの金属層にピッチ分割が使用されていました。^{[69] [70] [71]}

現在、液浸ツールは高速化しているため、ほとんどのレイヤーでは依然としてマルチパターニングが使用されています。液浸クアッドパターニングが必要なレイヤーでは、EUV によるレイヤー完了スループットは同等です。その他のレイヤーでは、マルチパターニングを使用しても、液浸の方がレイヤー完了の生産性が高くなります。

TSMCが現在実施している「7nm」の金属パターン形成には、セルの高さを減らすために必要に応じて別のマスク上のセル内にカットが挿入された自己整合ダブルパターン形成（SADP）ラインが含まれます。^[74]ただし、パフォーマンスにとって最も重要な要素であるフィンを形成するには、自己整合クアッドパターン形成（SAQP）が使用されます。^[75]デザインルールチェックにより、ビアマルチパターン形成を回避でき、カットに十分なクリアランスが提供されるため、1つのカットマスクのみが必要になります。^[75]

4つの異なるメーカー（TSMC、Samsung、 SMIC 、Intel）によるプロセスノードの命名は、部分的にはマーケティング主導であり、チップ上の測定可能な距離とは直接関係がありません。たとえば、TSMCの「7nm」ノードは、以前はIntelが計画していた最初のイテレーション「10nm」ノードといくつかの重要な寸法が似ていましたが、Intelはその後のイテレーションをリリースし、「10nm Enhanced SuperFin」に至りました。これは後にマーケティング上の理由から「Intel 7」に改名されました。^{[76] [77]}

「7nm」でのEUVの実装はまだ限られているため、マルチパターニングは依然としてコストと歩留まりにおいて重要な役割を果たしており、EUVには追加の考慮事項が加わります。最も重要な層の解像度は依然としてマルチパターニングによって決定されます。たとえば、サムスンの「7nm」の場合、EUVの単一パターン化された36nmピッチ層であっても、44nmピッチ層は依然として4重パターン化されます。^[78]

GlobalFoundriesの「7nm」7LP（Leading Performance）プロセスは、密度が2倍に拡大し、ダイあたりのコストが30～45％以上低い状態で、40％のパフォーマンス向上または60％以上の低消費電力を実現していた。コンタクトポリピッチ（CPP）は56nm、最小メタルピッチ（MMP）は40nmで、セルフアラインダブルパターニング（SADP）で製造されていた。6T SRAMセルのサイズは0.269平方ミクロンだった。GlobalFoundriesは、最終的に7LP+と呼ばれる改良プロセスでEUVリソグラフィーを使用する予定だった。^[100] GlobalFoundriesは後に「7nm」以降のプロセス開発をすべて中止した。^[101]

インテルの新しい「インテル 7」プロセスは、以前は「10nm Enhanced SuperFin」（10ESF）と呼ばれていましたが、以前の「10nm」ノードに基づいています。このノードは、ワットあたりのパフォーマンスが10〜15％向上します。一方、現在「インテル 4」と呼ばれている古い「7nm」プロセスは、当時は2023年にリリースされると予想されていました。^{[102] [更新が必要]}当時、「インテル 4」ノードについての詳細はほとんど公開されていませんでしたが、そのトランジスタ密度は、1平方ミリメートルあたり少なくとも2億200万個のトランジスタであると推定されていました。^{[27] [103] [更新が必要]} 2020年の時点で、インテルは「インテル 4」プロセスで問題を抱えており、Ponte Vecchio GPUの生産を外部委託するほどでした。^{[104] [105] [更新が必要]}

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