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The term die shrink (sometimes optical shrink or process shrink) refers to the scaling of metal–oxide–semiconductor (MOS) devices. The act of shrinking a die creates a somewhat identical circuit using a more advanced fabrication process, usually involving an advance of lithographicnodes. This reduces overall costs for a chip company, as the absence of major architectural changes to the processor lowers research and development costs while at the same time allowing more processor dies to be manufactured on the same piece of silicon wafer, resulting in less cost per product sold.
Die shrinks are the key to lower prices and higher performance at semiconductor companies such as Samsung, Intel, TSMC, and SK Hynix, and fabless manufacturers such as AMD (including the former ATI), NVIDIA and MediaTek.
2000年代の例としては、ソニーと東芝によるPlayStation 2のEmotion Engineプロセッサのダウンスケーリング（2000年の180nm CMOSから2003年の90nm CMOSへ）[ 1 ] 、コードネームCedar Mill Pentium 4プロセッサ（90nm CMOSから65nm CMOSへ）とPenryn Core 2プロセッサ（ 65nm CMOSから45nm CMOSへ）、コードネームBrisbane Athlon 64 X2プロセッサ（90nm SOIから65nm SOIへ）、ATIとNVIDIAの両社による様々な世代のGPU 、サムスン、東芝、SK Hynixの様々な世代のRAMとフラッシュメモリチップなどが挙げられる。 2010 年 1 月、インテルは、以前のNehalemプロセッサマイクロアーキテクチャで使用されていた45 nmプロセスから縮小された32 nmプロセスで製造されたClarkdale Core i5およびCore i7プロセッサをリリースしました。特にインテルは、以前はTick-Tock モデルを通じて定期的に製品性能を向上させるためにダイ シュリンクを活用することに重点を置いていました。このビジネス モデルでは、新しいマイクロ アーキテクチャ(tock) ごとに、同じマイクロ アーキテクチャで性能を向上させるためのダイ シュリンク (tick) が続きます。[ 2 ]
ダイシュリンクは、半導体デバイスでオン/オフを切り替える各トランジスタが使用する電流をダイを縮小することで、チップのクロック周波数を維持したまま、消費電力（ひいては発熱）が少なく、クロックレートの余裕が広がり、価格が下がるため、エンドユーザーにとって有益です。[ 2 ] 200 mm または 300 mm シリコンウェーハの製造コストは、ウェーハ上のチップ数ではなく製造工程数に比例するため、ダイシュリンクによって各ウェーハ上にチップをより多く詰め込むことができ、結果としてチップあたりの製造コストが下がります。
In CPU fabrication, a die shrink always involves an advance to a lithographic node as defined by ITRS (see list). For GPU and SoC manufacturing, the die shrink often involves shrinking the die on a node not defined by the ITRS, for instance, the 150 nm, 110 nm, 80 nm, 55 nm, 20 nm and more currently 4 nm nodes, sometimes referred to as "half-nodes". This is a stopgap between two ITRS-defined lithographic nodes (thus called a "half-node shrink") before further shrink to the lower ITRS-defined nodes occurs, which helps save additional R&D cost. The choice to perform die shrinks to either full nodes or half-nodes rests with the foundry and not the integrated circuit designer.