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ダイナミックランダムアクセスメモリ（ダイナミックRAMまたはDRAM ）は、ランダムアクセス半導体メモリの一種で、各ビットのデータをメモリセルに格納します。DRAMのメモリセルは通常、微細なコンデンサとトランジスタで構成され、どちらも一般的に金属酸化膜半導体（MOS）技術に基づいています。
ほとんどのDRAMメモリセル設計ではコンデンサとトランジスタを使用していますが、トランジスタを2つだけ使用するものもあります。コンデンサを使用する設計では、コンデンサは充電または放電のいずれかの状態になります。これらの2つの状態は、ビットの2つの値（慣習的に0と1と呼ばれる）を表すものとみなされます。コンデンサの電荷は徐々に漏れ出ていきます。介入がなければ、コンデンサ上のデータはすぐに失われます。これを防ぐために、DRAMにはコンデンサ内のデータを定期的に書き換えて元の電荷に戻す外部メモリリフレッシュ回路が必要です。このリフレッシュプロセスは、データのリフレッシュを必要としないスタティックランダムアクセスメモリ（SRAM）とは対照的に、ダイナミックランダムアクセスメモリの決定的な特徴です。フラッシュメモリとは異なり、DRAMは揮発性メモリ（不揮発性メモリとは対照的）であり、電源が切断されるとすぐにデータが失われます。ただし、DRAMは限定的なデータ残留性を示します。
DRAMは通常、集積回路チップの形をとり、数十個から数十億個のDRAMメモリセルで構成されます。DRAMチップは、低コストで大容量のコンピュータメモリが必要とされるデジタル電子機器で広く使用されています。DRAMの最大の用途の1つは、最新のコンピュータやグラフィックカード（メインメモリはグラフィックメモリと呼ばれます）のメインメモリ（一般的にRAMと呼ばれます）です。また、多くの携帯機器やビデオゲーム機にも使用されています。一方、DRAMよりも高速で高価なSRAMは、プロセッサのキャッシュメモリなど、コストやサイズよりも速度が重視される用途で一般的に使用されます。
DRAMのリフレッシュには、SRAMよりも複雑な回路とタイミング処理が必要です。しかし、DRAMメモリセルの構造的なシンプルさが、この複雑さを相殺しています。SRAMでは1ビットあたり4個または6個のトランジスタが必要なのに対し、DRAMでは1個のトランジスタと1個のコンデンサだけで済みます。これにより、DRAMはビットあたりのコストを削減しながら、非常に高い密度を実現できます。データのリフレッシュには電力消費が伴うため、全体の消費電力を管理するために様々な技術が用いられます。そのため、DRAMは通常、メモリコントローラと連携して動作する必要があります。メモリコントローラは、DRAMを初期化するために、特にメモリタイミングなどのDRAMパラメータを把握する必要があります。これらのパラメータは、 DRAMメーカーや型番によって異なる場合があります。
2017年には、DRAMのビット当たりの価格が47%上昇し、1988年の45%上昇以来30年間で最大の上昇となった。[ 3 ] 2018年には、「DRAM市場の重要な特徴」として、「Micron Technology、SK Hynix、Samsung Electronicsの3つの主要サプライヤーのみ」が「生産能力をかなり厳しく抑制していた」ことが挙げられる。[ 4 ] 2026年初頭には、DRAM（DDR4、DDR、フラッシュメモリ/NAND）の価格は「2025年初頭から複利的に上昇し、一部は200%を超えている… AI分野からの前例のない需要のため… HBMが汎用DRAMの生産能力を圧迫している。Micronは、 HBMとDDR5ウェハーの生産能力の変換比率が3対1であることを指摘しており、これはHBMの生産能力が増加するたびに汎用メモリの供給が直接圧縮されることを意味する。」[ 5 ]
キングストン・テクノロジーのように、DIMM自体は製造・販売しているものの、その中のDRAMチップは製造・販売していないメーカーもあります。また、バイキング・テクノロジーのように、積層型DRAM （例えば、エクサスケール級の最速スーパーコンピュータで使用されているもの）を単体で販売しているメーカーもあります。さらに、富士通のようにCPUに、AMDのようにGPUに、そしてNVIDIAのように一部のGPUチップにHBM2を搭載するなど、他の製品に統合して販売しているメーカーもあります。
第二次世界大戦中にブレッチリー・パークで使用された暗号解読機「アクエリアス」は、ハードワイヤードの動的メモリを組み込んでいた。紙テープが読み取られ、その文字は「動的ストアに記憶された」。このストアは、充電されているかされていないかのどちらかであるコンデンサの大きなバンクを使用しており、充電されたコンデンサは十字（1）、充電されていないコンデンサはドット（0）を表していた。電荷は徐々に漏れ出すため、まだ充電されているコンデンサを補充するために周期的なパルスが印加された（そのため「動的」という用語が使われた）。[ 6 ]
1965年11月、東芝は電子計算機Toscal BC-1411にバイポーラダイナミックRAMを導入した。 [ 7 ] [ 8 ] [ 9 ] 1966年、東芝の吉丸智久と小見川浩は、複数のトランジスタとコンデンサで構成されるメモリ回路の日本特許を申請し、1967年には米国特許を申請した。[ 10 ]
前述の初期のDRAMはバイポーラトランジスタを使用していた。バイポーラDRAMは磁気コアメモリよりも性能が向上していたものの、当時主流だった磁気コアメモリの低価格には太刀打ちできなかった。 [ 11 ]コンデンサも、アタナソフ・ベリーコンピュータのドラム、ウィリアムズ管、セレクトロン管など、初期のメモリ方式で使用されていた。
1966年、ロバート・デナード博士は、IBMトーマス・J・ワトソン研究所でMOSメモリの研究をしていた際に、コンデンサ1個につきMOSトランジスタ1個を使用する現代のDRAMアーキテクチャを発明しました。 [ 12 ]彼は、1ビットのデータに6個のMOSトランジスタを必要とするSRAMの代替となるものを作ろうとしていました。MOS技術の特性を調べているうちに、コンデンサを構築できること、そしてMOSコンデンサに電荷を蓄積するかしないかでビットの1と0を表現できること、またMOSトランジスタでコンデンサへの電荷の書き込みを制御できることを発見しました。これが、単一トランジスタMOS DRAMメモリセルの開発につながりました。[ 13 ]彼は1967年に特許を出願し、1968年に米国特許番号3,387,286を取得しました。 [ 14 ] MOSメモリは、磁気コアメモリよりも高性能で、安価で、消費電力も少なかったです。[ 15 ]特許には発明が次のように記載されている。「一実施形態では、各セルは単一の電界効果トランジスタと単一のコンデンサを使用して形成される。」[ 16 ]
MOS DRAM チップは、1969 年にカリフォルニア州サニーベールの Advanced Memory Systems, Inc. によって商品化されました。この 1024 ビット チップは、 Honeywell、Raytheon、Wang Laboratoriesなどに販売されました。同年、Honeywell はIntel に、自社が開発した 3 トランジスタ セルを使用した DRAM の製造を依頼しました。これが 1970 年初頭に Intel 1102 となりました。[ 17 ]しかし、1102 には多くの問題があり、Intel は Honeywell との衝突を避けるために秘密裏に独自の改良設計に着手しました。これが、マスクの第 5 改訂まで歩留まりが低いという初期の問題があったにもかかわらず、1970 年 10 月に最初の市販 DRAM であるIntel 1103となりました。1103は Joel Karp によって設計され、Pat Earhart によってレイアウトされました。マスクは Barbara Maness と Judy Garcia によってカットされました。[ 18 ] MOSメモリは1970年代初頭に磁気コアメモリを凌駕し、主要なメモリ技術となった。[ 15 ]
行と列のアドレス線を多重化した最初の DRAM は、 Robert Proebsting が設計し、1973 年に発表されたMostek MK4096 4 Kbit DRAMでした。 このアドレス指定方式では、同じアドレスピンを使用して参照されるメモリセルのアドレスの下位半分と上位半分を受け取り、交互にバスサイクルで 2 つの半分を切り替えます。これは画期的な進歩であり、必要なアドレス線の数を実質的に半分に減らし、ピン数の少ないパッケージに収めることができ、メモリサイズが大きくなるにつれてコスト上の利点が大きくなりました。MK4096 は 、顧客アプリケーション向けに非常に堅牢な設計であることが証明されました。16 Kbit 密度ではコスト上の利点がさらに大きくなり、1976 年に発表された 16 Kbit Mostek MK4116 DRAM [ 19 ] [ 20 ]は、世界の DRAM 市場で 75% 以上のシェアを獲得しました。しかし、 1980年代初頭にDRAMの容量が64Kビットに増加すると、モステックをはじめとする米国のメーカーは日本のDRAMメーカーに追い抜かれ、日本のメーカーは1980年代から1990年代にかけて米国および世界の市場を席巻した。
1985年初頭、ゴードン・ムーアはインテルのDRAM生産からの撤退を決定した。[ 21 ] 1986年までに、米国のチップメーカーの多くはDRAMの生産を中止したが、すべてではなかった。[ 22 ] マイクロン・テクノロジーとテキサス・インスツルメンツは引き続き商業生産を行い、IBMは社内用に生産した。
1985年、64K DRAMメモリチップがコンピュータで最も一般的に使用されているメモリチップであり、そのチップの60%以上が日本の企業によって生産されていたとき、米国の半導体メーカーは、日本の企業が米国メーカーを汎用メモリチップ事業から追い出す目的で輸出ダンピングを行っていると非難した。64K製品の価格は18か月以内に1個あたり3.50ドルから35セントまで急落し、一部の米国企業にとって壊滅的な経済的影響をもたらした。1985年12月4日、米国商務省国際貿易局は訴えを認める裁定を下した。[ 23 ] [ 24 ] [ 25 ] [ 26 ]
同期ダイナミックランダムアクセスメモリ（SDRAM）はサムスンによって開発されました。最初の商用SDRAMチップは、容量16MbitのSamsung KM48SL2000で、 1992年に発表されました。[ 27 ] [ 28 ]最初の商用DDR SDRAM（ダブルデータレートSDRAM）メモリチップは、1998年に発売されたサムスンの64Mbit DDR SDRAMチップでした。[ 29 ]
その後、2001年に日本のDRAMメーカーは韓国のDRAMメーカーをダンピングで非難した。[ 30 ] [ 31 ] [ 32 ] [ 33 ]
2002年、米国司法省は調査を開始し、最終的に複数のコンピュータメーカーがDRAMの価格カルテルを結んでいたことが判明した。[ 34 ]
DRAMは通常、データビットごとに1つのコンデンサとトランジスタからなる電荷蓄積セルの長方形アレイに配置されます。右の図は、4×4セルマトリックスの簡単な例を示しています。DRAMマトリックスの中には、高さと幅が数千個のセルからなるものもあります。[ 35 ] [ 36 ]
各行をつなぐ長い水平線はワード線と呼ばれます。各セル列は2本のビット線で構成され、それぞれが列内の他のすべての記憶セルに接続されています（右の図にはこの重要な詳細は含まれていません）。これらは一般的に+ビット線と-ビット線と呼ばれます。
センスアンプは、基本的にビット線間に相互接続された一対のインバータで構成されています。最初のインバータは、入力が+ビット線、出力が−ビット線に接続されています。2番目のインバータは、入力が−ビット線、出力が+ビット線に接続されています。これにより正帰還が実現され、一方のビット線が最高電圧に達し、もう一方のビット線が最低電圧に達した後に安定します。
データを格納するには、行を開き、特定の列のセンスアンプを一時的に目的の高電圧または低電圧状態に強制することで、ビット線がセルのストレージコンデンサを目的の値まで充電または放電します。センスアンプは正帰還構成になっているため、強制電圧が除去された後でもビット線を安定した電圧に保持します。特定のセルへの書き込み中は、読み出し時と同様に、行内のすべての列が同時に検出されるため、1つの列のストレージセルコンデンサの電荷のみが変更されても、右図に示すように行全体がリフレッシュ（書き戻される）されます。[ 37 ]
通常、メーカーはJEDEC規格で定義されているように、各行を64 ミリ秒以下で更新する必要があると規定しています。
システムによっては、64 ms ごとにすべての行をまとめて更新するバースト処理を行うものもあります 。また、64 ms の間隔で 1 行ずつずらして更新するシステムもあります 。例えば、2 13 = 8,192行のシステムでは、64 ms を 8,192 行で割った 7.8 μsごとに 1 行ずつ更新するスタッガードリフレッシュ レートが必要になります。一部のリアルタイム システムでは、ビデオ機器で10～20 ms ごとに発生する垂直ブランキング インターバルなど、システムの残りの動作を制御する外部タイマー機能によって決定されるタイミングでメモリの一部を更新します。
次にリフレッシュされる行の行アドレスは、外部ロジックまたはDRAM内部のカウンタによって保持されます。行アドレス（およびリフレッシュコマンド）を提供するシステムは、リフレッシュのタイミングとリフレッシュする行をより詳細に制御できます。これは、このようなシステムがメモリアクセスパターンとDRAMのリフレッシュ要件の両方を把握しているため、メモリアクセスとの競合を最小限に抑えるためです。行アドレスがDRAM内部のカウンタによって提供される場合、システムはリフレッシュする行の制御を放棄し、リフレッシュコマンドのみを提供します。最新のDRAMの中には自己リフレッシュ機能を備えたものもあり、DRAMにリフレッシュを指示したり、行アドレスを提供したりするために外部ロジックは必要ありません。
特定の条件下では、DRAMが数分間リフレッシュされていなくても、DRAM内のデータの大部分を復元できる。[ 38 ]
DRAMの動作タイミングを完全に記述するには、多くのパラメータが必要です。以下は、1998年に発行されたデータシートからの、非同期DRAMの2つのタイミンググレードの例です。[ 39 ]
したがって、一般的に引用される数値は、/RAS ローから有効データ出力までの時間です。これは、行を開き、センスアンプを安定させ、選択された列データを出力に送るまでの時間です。これはまた、増幅されたデータがセルに送り返されて充電されるまでの時間を含む、最小の /RAS ロー時間でもあります。開いているページから追加のビットを読み取る時間は、/CAS から /CAS までのサイクル時間で定義され、はるかに短くなります。引用される数値は、行の長さやページサイズに関係なく遅い方の限界を設定するため、異なる DRAM メモリのパフォーマンスを比較する最も明確な方法です。アレイが大きくなると、必然的にビットラインの容量が大きくなり、伝搬遅延が長くなります。センスアンプの安定時間は容量と伝搬遅延の両方に依存するため、この時間が増加します。最新の DRAM チップでは、より多くの完全な DRAM アレイを 1 つのチップ内に統合することで、速度が低下しすぎることなくより多くの容量に対応できるようにすることで、この問題に対処しています。
このようなRAMがクロック同期ロジックによってアクセスされる場合、時間は通常、最も近いクロックサイクルに切り上げられます。例えば、100MHz ステートマシン（つまり10ns クロック）によってアクセスされる場合、50ns DRAMは最初の読み出しを5クロックサイクルで実行でき、同じページ内での追加の読み出しは2クロックサイクルごとに実行できます。これは一般的に「5-2-2-2」 タイミングと呼ばれ、1ページ内で4回の読み出しが連続して行われることがよくありました。
同期メモリを記述する場合、タイミングはハイフンで区切られたクロックサイクル数で表されます。これらの数値は、DRAMクロックサイクル時間の倍数でt CL - t RCD - t RP - t RASを表します。ダブルデータレート信号が使用される場合、これはデータ転送速度の半分であることに注意してください。JEDEC標準PC3200タイミングは200MHzクロックで3-4-4-8 [ 40 ]ですが、高価格の高性能PC3200 DDR DRAM DIMMは2-2-2-5 のタイミングで動作する場合があります。[ 41 ]
最小ランダムアクセス時間は、 t RAC = 50 nsからt RCD + t CL = 22.5 nsに改善され、プレミアム 20 ns のバリエーションでも非同期 DRAM より 2.5 倍速いだけです。CASレイテンシはさらに改善されておらず、t CAC = 13 nsから10 ns です。ただし、DDR3 メモリは帯域幅が 32 倍高くなっています。内部パイプライン と広いデータパスにより、1.25 ns (1 600 Mword/s)ごとに 2 ワードを出力できますが、EDO DRAM はt PC = 20 ns (50 Mword/s) ごとに 1 ワードしか出力できません。
DRAM の各データビットは、容量構造内の正または負の電荷として格納されます。容量を提供する構造と、それへのアクセスを制御するトランジスタは、まとめてDRAM セルと呼ばれます。これらは DRAM アレイの基本的な構成要素です。DRAM メモリセルには複数の種類がありますが、現代の DRAM で最も一般的に使用されているのは、1 トランジスタ、1 コンデンサ (1T1C) セルです。トランジスタは、書き込み時にコンデンサに電流を流し込み、読み出し時にコンデンサを放電するために使用されます。アクセス トランジスタは、駆動強度を最大化し、トランジスタ間のリーク電流を最小化するように設計されています (Kenner、p. 34)。
コンデンサには2つの端子があり、一方はアクセストランジスタに接続され、もう一方はグランドまたはVCC/2に接続されます。最新のDRAMでは、後者の方が動作が速いため一般的です。最新のDRAMでは、論理1を記憶するにはコンデンサの両端に+ VCC /2の電圧が必要であり、論理0を記憶するにはコンデンサの両端に-VCC / 2の電圧が必要です。結果として生じる電荷はここで、Qはクーロン単位の電荷、Cはファラド単位の静電容量である。[ 42 ]
論理 1 を読み書きするには、ワード線を V CCとアクセス トランジスタのしきい値電圧 (V TH )の合計よりも高い電圧に駆動する必要があります。この電圧はV CCポンプ(V CCP ) と呼ばれます。したがって、コンデンサの放電に必要な時間は、コンデンサに格納されている論理値によって異なります。論理 1 を含むコンデンサは、アクセス トランジスタのゲート端子の電圧が V CCPを超えると放電を開始します。コンデンサに論理 0 が含まれている場合は、ゲート端子の電圧が V THを超えると放電を開始します。[ 43 ]
1980年代半ばまで、DRAMセル内のコンデンサはアクセストランジスタと同一平面上に配置されていた（基板表面に構築されていた）ため、平面コンデンサと呼ばれていました。密度と、程度は低いものの性能の両方を向上させる必要性から、より高密度な設計が求められるようになりました。これは、特に汎用DRAMにおいて重要な考慮事項である経済性によって強く動機付けられました。DRAMセルの面積を最小限に抑えることで、より高密度なデバイスを実現し、ビットあたりのストレージコストを下げることができます。1980年代半ばから、これらの目的を達成するために、コンデンサはシリコン基板の上または下に配置されました。基板上にコンデンサを持つDRAMセルは、積層型または折り畳み型プレートコンデンサと呼ばれます。基板表面下にコンデンサが埋め込まれているものは、トレンチコンデンサと呼ばれます。2000年代には、メーカーはDRAMに使用するコンデンサの種類によって大きく分かれ、両方の設計の相対的なコストと長期的な拡張性について、広範な議論が交わされました。ハイニックス、マイクロン・テクノロジー、サムスン電子などの大手メーカーのDRAMの大部分は積層コンデンサ構造を使用しているのに対し、ナンヤ・テクノロジーなどの小規模メーカーはトレンチコンデンサ構造を使用している（ジェイコブ、355～357ページ ）。
積層コンデンサ方式では、コンデンサは基板表面の上に構築されます。コンデンサは、2枚のポリシリコンプレート（上側のプレートはIC内のすべてのDRAMセルで共有されます）の間に酸化物-窒化物-酸化物（ONO）誘電体を挟んだ構造で、その形状は長方形、円筒形、またはその他のより複雑な形状にすることができます。積層コンデンサには、ビット線に対する位置に基づいて、大きく分けて2つのバリエーションがあります。それは、ビット線下コンデンサ（CUB）とビット線上コンデンサ（COB）です。前者の場合、コンデンサは通常金属製のビット線の下に配置され、ビット線にはアクセストランジスタのソース端子に接続するために下方に伸びるポリシリコンコンタクトがあります。後者の場合、コンデンサはほぼ常にポリシリコン製のビット線の上に構築されますが、それ以外はCOB方式と同じです。COB方式の利点は、ビット線とアクセストランジスタのソース間のコンタクトが基板表面に物理的に近いため、コンタクトの製造が容易であることです。しかし、これには上から見たときにアクティブ領域を45度の角度で配置する必要があり、コンデンサの接点がビット線に接触しないようにすることが困難になります。CUBセルはこの問題を回避しますが、表面に近いこの部分のフィーチャのサイズがプロセス技術の最小フィーチャサイズと同等かそれに近いことから、ビット線の間に接点を挿入するのが困難になります（Kenner、 33～42ページ）。
トレンチキャパシタは、シリコン基板に深い穴をエッチングすることによって作製されます。穴の周囲の基板領域は、低抵抗の埋め込みn +プレートを形成するために高濃度にドーピングされます。酸化物-窒化物-酸化物誘電体層が成長または堆積され、最後にドーピングされたポリシリコンを堆積して穴が埋められ、これがキャパシタの上部プレートを形成します。キャパシタの上部は、ポリシリコンストラップを介してアクセストランジスタのドレイン端子に接続されます（Kenner、pp. 42–44）。2000年代半ばのDRAMにおけるトレンチキャパシタの深さ対幅比は50:1を超えることがあります（Jacob、p. 357）。
トレンチコンデンサには多くの利点があります。コンデンサは基板の表面ではなく内部に埋め込まれているため、コンデンサのサイズ、ひいては静電容量を小さくすることなく、アクセストランジスタのドレイン端子に接続するために必要な面積にまで占有面積を最小限に抑えることができます（Jacob、pp. 356–357）。あるいは、表面積を増やすことなく、より深い穴をエッチングすることで静電容量を増やすこともできます（Kenner、p. 44）。トレンチコンデンサのもう1つの利点は、その構造が金属配線層の下にあり、配線層をより容易に平面化できることです。これにより、基板上に多数の配線層を持つロジック最適化プロセス技術に統合することが可能になります。コンデンサがロジックの下にあるということは、トランジスタよりも先に構築されることを意味します。これにより、高温プロセスでコンデンサを製造することが可能になり、そうでなければロジックトランジスタとその性能が劣化してしまうでしょう。このため、トレンチコンデンサは組み込みDRAM（eDRAM）の構築に適しています（Jacob、p. 357）。トレンチコンデンサの欠点は、深い穴の中にコンデンサの構造を確実に構築することや、コンデンサをアクセストランジスタのドレイン端子に接続することが難しいことである（ケナー、p.44 ）。
代表的なIntel 1103 のような第 1 世代 DRAM IC (容量 1 Kbitのもの)は、読み出し回路と書き込み回路が分離された 3 トランジスタ、1 コンデンサ (3T1C) DRAM セルを使用していた。書き込みワード線は書き込みトランジスタを駆動し、コンデンサを書き込みビット線に接続していた (1T1C セルと同様)。ただし、読み出しワード線と読み出しトランジスタは別になっており、アンプトランジスタが読み出しビット線に接続されていた。第 2 世代になると、同じビット数をより小さな面積に収めることでコストを削減しようとする動きにより、1T1C DRAM セルがほぼ普遍的に採用されるようになったが、4 Kbit および 16 Kbit 容量のデバイスでは、性能上の理由から 3T1C セルが引き続き使用されていた (Kenner、p. 6)。これらの性能上の利点には、コンデンサを放電せずにコンデンサに保存された状態を読み出すことができ、読み出した内容を書き戻す必要がない (非破壊読み出し) という点が最も重要であった。 2つ目の性能上の利点は、3T1Cセルの読み出しと書き込み用のトランジスタが別々になっていることに関係しています。メモリコントローラはこの機能を利用して、値を読み出し、変更し、書き戻すという単一の不可分な操作を実行するアトミックな読み出し・変更・書き込みを実行できます（Jacob、p.459 ）。
1トランジスタ、ゼロコンデンサ（1T、または1T0C）DRAMセルは、1990年代後半から研究対象となってきました。1T DRAMは、基本的なDRAMメモリセルを構成する異なる方法であり、従来の1トランジスタ/1コンデンサ（1T/1C）DRAMセルとは異なります。従来の1T/1C DRAMセルも、特に1970年代に取って代わった3Tおよび4T DRAMと比較すると、1T DRAMと呼ばれることがあります。
1T DRAMセルでは、データのビットはトランジスタによって制御される容量領域に格納されますが、この容量はもはや別のコンデンサによって提供されることはありません。1T DRAMは、シリコン・オン・インシュレータ（SOI）トランジスタに固有の寄生ボディ容量を使用してデータを格納する「コンデンサレス」ビットセル設計です。論理設計では厄介なものと考えられているこの浮遊ボディ効果は、データ格納に使用できます。これにより、1T DRAMセルは最高の密度を実現するとともに、同じSOIプロセス技術で構築されているため、高性能論理回路との統合が容易になります。[ 44 ]
セルのリフレッシュは依然として必要ですが、1T1C DRAMとは異なり、1T DRAMの読み出しは非破壊的です。蓄積された電荷により、トランジスタのしきい値電圧に検出可能なシフトが発生します。 [ 45 ]パフォーマンス面では、アクセス時間はコンデンサベースのDRAMよりも大幅に優れていますが、SRAMよりわずかに劣ります。1T DRAMにはいくつかの種類があります。Innovative Siliconの市販のZ-RAM 、ルネサスのTTRAM [ 46 ] 、 UGR / CNRSコンソーシアムのA-RAMなどです。
DRAMセルは、ワード線とビット線による制御とアクセスを容易にするために、規則的な長方形のグリッド状に配置されます。アレイ内のDRAMセルの物理的なレイアウトは、通常、列内の隣接する2つのDRAMセルが1つのビット線接点を共有して面積を削減するように設計されています。DRAMセルの面積はn F 2で表され、nはDRAMセルの設計から得られる数値、Fは特定のプロセス技術の最小フィーチャサイズです。この方式により、DRAMセルの面積はフィーチャサイズに対して線形またはほぼ線形の割合でスケーリングするため、異なるプロセス技術世代間でのDRAMサイズの比較が可能になります。最新のDRAMセルの典型的な面積は6～8 F 2です。
水平方向の配線であるワード線は、その行にあるすべてのアクセストランジスタのゲート端子に接続されます。垂直方向のビット線は、その列にあるトランジスタのソース端子に接続されます。ワード線とビット線の長さには制限があります。ワード線の長さは、アレイの望ましい性能によって制限されます。これは、ワード線を通過する信号の伝搬時間がRC時定数によって決まるためです。ビット線の長さは、その静電容量（長さとともに増加します）によって制限されます。適切なセンシングを行うには、静電容量を一定の範囲内に保つ必要があります（DRAMは、ビット線に放出されたコンデンサの電荷を検出して動作するため）。ビット線の長さは、DRAMが引き込むことができる動作電流の量と、電力消費量によっても制限されます。これらの2つの特性は、ビット線の充電と放電によって大きく左右されるためです。
センスアンプは、DRAMセルに格納されている状態を読み取るために必要です。アクセストランジスタがアクティブになると、コンデンサ内の電荷がビット線と共有されます。ビット線の静電容量はコンデンサの静電容量よりもはるかに大きい（約10倍）ため、ビット線電圧の変化はごくわずかです。センスアンプは、この電圧差をロジック信号システムで指定されたレベルに分解するために必要です。最新のDRAMは差動センスアンプを使用しており、DRAMアレイの構成方法に関する要件が伴います。差動センスアンプは、ビット線ペアの相対電圧に基づいて出力を反対の極値に駆動することで動作します。センスアンプは、これらのビット線ペアの静電容量と電圧がほぼ一致している場合にのみ、効果的かつ効率的に機能します。ビット線の長さとそれに接続されるDRAMセルの数が等しいことを保証することに加えて、センスアンプの要件を満たすために、オープン型とフォールデッド型の2つの基本的なアレイ設計アーキテクチャが登場しました。
第1世代（1Kビット）DRAM ICは、64Kビット世代（および一部の256Kビット世代デバイス） まで、オープンビットラインアレイアーキテクチャを採用していました。これらのアーキテクチャでは、ビットラインは複数のセグメントに分割され、差動センスアンプがビットラインセグメント間に配置されます。センスアンプがビットラインセグメント間に配置されているため、その出力をアレイ外にルーティングするには、ワードラインとビットラインを構成するために使用される相互接続層の上に、追加の相互接続層が必要となります。
アレイの端にある DRAM セルには、隣接するセグメントがありません。差動センスアンプは両方のセグメントから同一の容量とビット線長を必要とするため、ダミーのビット線セグメントが設けられています。オープンビット線アレイの利点はアレイ面積が小さいことですが、この利点はダミーのビット線セグメントによってわずかに減少します。このアーキテクチャがほぼ姿を消した原因となった欠点は、差動センスアンプの有効性に影響を与えるノイズに対する固有の脆弱性です。各ビット線セグメントは互いに空間的な関係を持たないため、ノイズは 2 つのビット線セグメントのうちの 1 つだけにしか影響を与えない可能性が高いです。
折り畳み型ビット線アレイアーキテクチャは、アレイ全体にわたってビット線をペアで配線します。ペアになったビット線が近接しているため、オープン型ビット線アレイに比べて優れた同相ノイズ除去特性が得られます。折り畳み型ビット線アレイアーキテクチャは、1980年代半ばの256K ビット世代からDRAM ICに採用され始めました。このアーキテクチャは、優れたノイズ耐性から、現代のDRAM ICでも好んで使用されています。
このアーキテクチャは、回路図の観点からオープンアレイアーキテクチャを基本としているため、フォールデッドアレイと呼ばれています。フォールデッドアレイアーキテクチャでは、列からDRAMセルを交互にペアにして（2つのDRAMセルが1つのビット線接点を共有しているため）、隣接する列のDRAMセルを空いたスペースに移動させているように見えます。
ビットラインがねじれる箇所は、追加の面積を占有します。面積オーバーヘッドを最小限に抑えるため、エンジニアは、指定された制限値以下にノイズを低減できる、最も単純で面積が最小限のねじり方式を選択します。プロセス技術が向上して最小フィーチャサイズが小さくなるにつれて、隣接する金属ワイヤ間の結合はピッチに反比例するため、信号対雑音比の問題は悪化します。十分なノイズ低減を維持するためには、使用されるアレイ折り畳みおよびビットラインのねじり方式は複雑化する必要があります。面積への影響を最小限に抑えつつ、望ましいノイズ耐性特性を持つ方式が、現在の研究テーマとなっています（Kenner、p. 37）。
プロセス技術の進歩により、長期的に優れた面積効率を実現できるオープンビットラインアレイアーキテクチャが有利になる可能性がある。なぜなら、折り畳みアレイアーキテクチャは、プロセス技術の進歩に対応するために、ますます複雑な折り畳み方式を必要とするからである。プロセス技術、アレイアーキテクチャ、および面積効率の関係は、活発な研究分野である。
初期のDRAM集積回路には冗長性が全くありませんでした。欠陥のあるDRAMセルを含む集積回路は廃棄されていました。64K ビット世代以降、DRAMアレイには歩留まりを向上させるために予備の行と列が組み込まれるようになりました。予備の行と列は、少数の行または列が動作不能になる原因となる軽微な製造上の欠陥に対する耐性を提供します。欠陥のある行と列は、プログラム可能なヒューズをトリガーするか、レーザーでワイヤを切断することによって、アレイの残りの部分から物理的に切り離されます。予備の行または列は、行デコーダと列デコーダのリマッピングロジックによって置き換えられます（Jacob、pp. 358–361）。
コンピュータシステム内部の電気的または磁気的な干渉により、DRAMの1ビットが突然反対の状態に反転することがあります。DRAMチップにおける単発的な（「ソフト」）エラーの大部分は、背景放射線、主に宇宙線二次粒子からのニュートロンによって発生し、これにより1つまたは複数のメモリセルの内容が変化したり、読み書きに使用される回路に干渉したりする可能性があります。
冗長メモリビットと、これらのビットを使用してソフトエラーを検出および訂正する追加回路を使用することで、この問題を軽減できます。ほとんどの場合、検出と訂正はメモリコントローラによって実行されます。必要なロジックが DRAM チップまたはモジュール内に透過的に実装されている場合もあり、これにより、本来 ECC に対応していないシステムでも ECC メモリ機能が可能になります。[ 48 ]追加のメモリビットは、パリティを記録し、エラー訂正コード(ECC)によって欠落したデータを再構築できるようにするために使用されます。パリティにより、すべてのシングルビットエラー (実際には、任意の奇数個の誤ったビット) を検出できます。最も一般的なエラー訂正コードであるSECDED ハミングコードでは、シングルビットエラーを訂正でき、通常の構成では、追加のパリティビットによりダブルビットエラーを検出できます。[ 49 ]
最近の研究では、エラー率に7桁以上の大きなばらつきがあり、10 − 10 −10 −17エラー/ビット・h（メモリ1ギガバイトあたり1時間あたり約1ビットのエラー）から、メモリ1ギガバイトあたり1世紀あたり1ビットのエラーまでとなっています。[ 50 ] [ 51 ] [ 52 ] Schroeder らによる2009年の研究では、研究対象のコンピュータが1年に少なくとも1つの修正可能なエラーに見舞われる確率は32%であると報告し、そのようなエラーのほとんどはソフトエラーではなく断続的なハードエラーであり、チップのパッケージに入り込んだ微量の放射性物質がアルファ粒子を放出し、データを破損させているという証拠を示しました。[ 53 ]ロチェスター大学の2010年の研究でも、メモリエラーのかなりの割合が断続的なハードエラーであるという証拠が示されました。[ 54 ] PCやラップトップの非ECCメインメモリに関する大規模な研究では、検出されないメモリエラーがシステム障害の相当数を占めていることが示唆されています。2011年の研究では、テストされたメモリの1.5%あたり1700分の1の確率（全メモリに対して約26%の確率に外挿）で、コンピュータが8か月ごとにメモリエラーを起こすと報告されています。[ 55 ]
ダイナミックメモリは、電源が供給され、短時間（多くの場合64ミリ秒）ごとにリフレッシュされた場合にのみ内容を保持することが規定され保証されていますが、メモリセルのコンデンサは、特に低温では、かなり長い時間その値を保持することがよくあります。[ 56 ]特定の条件下では、数分間リフレッシュされていなくても、DRAM内のデータのほとんどを復元できます。[ 57 ]
この特性は、セキュリティを回避し、電源オフ時に破壊されると考えられているメインメモリに保存されているデータを復元するために使用できます。コンピュータをすぐに再起動してメインメモリの内容を読み出すか、コンピュータのメモリモジュールを取り外し、冷却してデータ保持期間を延長し、別のコンピュータに転送して読み出すことができます。このような攻撃は、オープンソースのTrueCrypt、MicrosoftのBitLockerドライブ暗号化、AppleのFileVaultなどの一般的なディスク暗号化システムを回避することが実証されています。[ 56 ]この種のコンピュータに対する攻撃は、コールドブート攻撃と呼ばれることがよくあります。
ダイナミックメモリは、定義上、定期的なリフレッシュが必要です。さらに、ダイナミックメモリの読み出しは破壊的な操作であり、読み出された行のストレージセルを再充電する必要があります。これらのプロセスが不完全な場合、読み出し操作によってソフトエラーが発生する可能性があります。特に、近くのセル間で電荷が漏れるリスクがあり、1 つの行のリフレッシュまたは読み出しによって、隣接する行または近くの行で妨害エラーが発生する可能性があります。妨害エラーの認識は、1970 年代初頭に初めて市販された DRAM ( Intel 1103 ) にまで遡ります。メーカーが採用した緩和技術にもかかわらず、商業研究者は 2014 年の分析で、2012 年と 2013 年に製造された市販のDDR3 DRAM チップが妨害エラーの影響を受けやすいことを証明しました。[ 58 ]観測されたビット反転につながる関連する副作用は、行ハンマーと呼ばれています。
ダイナミック RAM IC は、シリコン ダイとパッケージ リード間の相互接続のための内部リード フレームを備えた成形エポキシ ケースにパッケージ化できます。オリジナルのIBM PC設計では、DRAM 用を含む IC がデュアル インライン パッケージ(DIP) にパッケージ化され、メインボードに直接はんだ付けされるか、ソケットに取り付けられていました。メモリ密度が急上昇するにつれて、DIP パッケージは実用的ではなくなりました。取り扱いの利便性のために、複数のダイナミック RAM 集積回路が単一のメモリ モジュールに実装され、インストーラーが複数の個別の集積回路を挿入する必要なく、1 つのユニットに 16 ビット、32 ビット、または 64 ビット幅のメモリをインストールできます。メモリ モジュールには、パリティ チェックやエラー訂正のための追加デバイスが含まれている場合があります。デスクトップ コンピュータの進化に伴い、いくつかの標準化されたタイプのメモリ モジュールが開発されました。ラップトップ コンピュータ、ゲーム コンソール、および特殊デバイスは、パッケージングや独自規格の理由により、標準的なデスクトップ部品と互換性のない独自の形式のメモリ モジュールを持っている場合があります。
ロジック最適化プロセスで設計された集積回路（特定用途向け集積回路、マイクロプロセッサ、またはシステムオンチップなど）に組み込まれたDRAMは、組み込みDRAM （eDRAM）と呼ばれます。組み込みDRAMには、高性能ロジックで使用される高速スイッチングトランジスタの製造を妨げることなく製造できるDRAMセル設計と、DRAMセル構造を構築するために必要なプロセスステップに対応するための基本的なロジック最適化プロセス技術の変更が必要です。
DRAMの基本セルとアレイは長年にわたり同じ基本構造を維持しているため、DRAMの種類は主にDRAMチップとの通信に使用する様々なインターフェースによって区別される。
元々のDRAMは、現在では非同期DRAMというレトロニックネーム で知られており、最初に使われたタイプのDRAMでした。1960年代後半に誕生して以来、1997年頃までコンピューティングで広く使われていましたが、その後同期DRAMにほぼ置き換えられました。現在では、非同期RAMの製造は比較的まれです。[ 59 ]
非同期DRAMチップには、電源接続、数個のアドレス入力（通常12個）、および数本（通常1本または4本）の双方向データラインがあります。主なアクティブロー制御信号は3つあります。
このインターフェースは内部タイミングを直接制御します。RASがローレベルの場合、センスアンプがメモリの状態を検出するまでCASサイクルを試行してはならず、ストレージセルがリフレッシュされるまでRASをハイレベルに戻してはなりません。RASがハイレベルの場合、プリチャージが完了するまで十分な時間ハイレベルを維持する必要があります。
DRAMは非同期型であるが、信号は通常、クロック同期型のメモリコントローラによって生成されるため、信号のタイミングはコントローラのクロックサイクルの倍数に制限される。
補足として、DRAMの動作に必須ではないものの、DRAMを使用するシステムの利便性のために提供されている、他の2つの制御信号についても触れておきます。
従来の非同期DRAMは、各行を順番に開くことによってリフレッシュされる。
リフレッシュサイクルは、リフレッシュ間隔全体に分散され、必要な間隔内にすべての行がリフレッシュされます。RASのみのリフレッシュ（ROR）を使用してメモリ配列の1行をリフレッシュするには、次の手順を実行する必要があります。
これは、行アドレスを指定してRAS をローにパルスすることで実行できます。CAS サイクルを実行する必要はありません。行アドレスを順番に反復するには、外部カウンタが必要です。[ 60 ]一部の設計では、CPU が RAM のリフレッシュを処理していました。Zilog Z80はおそらく最もよく知られた例で、命令フェッチごとに生成される特別なリフレッシュ サイクルのアドレスを提供する内部行カウンタ R を備えています。[ 61 ]他のシステム、特にホーム コンピュータでは、リフレッシュはビデオ回路によってフレーム バッファの定期的なスキャンの副産物として処理されていました。[ 62 ]
利便性のために、カウンタはすぐにDRAMチップ自体に組み込まれました。CASラインがRASの前にローに駆動された場合（通常は不正な操作）、DRAMはアドレス入力を無視し、内部カウンタを使用して開く行を選択します。[ 60 ] [ 63 ]これはCAS -before- RAS （CBR）リフレッシュ として知られています。これは非同期DRAMのリフレッシュの標準形式となり、SDRAMで一般的に使用される唯一の形式です。
RASリフレッシュの前にCASをサポートすると、 CAS をローに保持しながらRASをデアサートしてデータ出力を維持することが可能です。その後、 RAS を再びアサートすると、DRAM 出力が有効なまま CBR リフレッシュ サイクルが実行されます。データ出力が中断されないため、これは隠れリフレッシュと呼ばれます。[ 63 ] 隠れリフレッシュは、通常の読み出しとそれに続く通常のリフレッシュよりも高速ではありませんが、リフレッシュ サイクル中にデータ出力が有効に維持されます。
ページモードDRAMは、第1世代DRAM ICインターフェースに対するマイナーな変更であり、プリチャージの非効率性を回避し、異なる列にアクセスするために同じ行を繰り返し開くことで、行への読み出しと書き込みのパフォーマンスを向上させます。ページモードDRAMでは、RASをローに保持して行を開いた後、その行を開いたままにすることができ、行内の任意の列に対して複数の読み出しまたは書き込みを実行できます。各列へのアクセスは、列アドレスを提示し、CASをアサートすることによって開始されます。読み出しの場合、遅延（t CAC）の後、有効なデータがデータ出力ピンに現れます。有効なデータが現れる前に、これらのピンはハイZに保持されます。書き込みの場合、書き込みイネーブル信号と書き込みデータが列アドレスとともに提示されます。[ 64 ]
ページモード DRAM は後に、レイテンシをさらに低減する小さな変更によって改良されました。この改良が施された DRAM は、高速ページモード DRAM ( FPM DRAM ) と呼ばれます。ページモード DRAM では、 CASがアサートされるまでチップは列アドレスをキャプチャしないため、列アクセス時間 (データ出力が有効になるまで) はCASがアサートされたときに始まります。FPM DRAM では、 CASがまだデアサートされている間に列アドレスを供給でき、メイン列アクセス時間 ( t AA ) はアドレスが安定するとすぐに始まります。CAS 信号は出力を有効にするためだけに必要です ( CAS がデアサートされている間、データ出力ピンは高インピーダンスに保持されます)。そのため、 CASアサートからデータが有効になるまでの時間( t CAC ) が大幅に短縮されます。[ 65 ]高速ページモード DRAM は 1986 年に導入され、 Intel 80486で使用されました。
スタティックカラムは、高速ページモードのバリアントであり、カラムアドレスをラッチする必要はなく、CASをローに保持した状態でアドレス入力を変更することができ、データ出力は数ナノ秒後にそれに応じて更新されます。[ 65 ]
ニブルモードは、 CASの4つの連続したパルスで行内の4つの連続した場所にアクセスできる別のバリアントです。通常のページモードとの違いは、アドレス入力が2番目から4番目のCASエッジには使用されず、最初のCASエッジに指定されたアドレスから内部で生成されることです。[ 65 ]予測可能なアドレスにより、チップはデータを内部で準備し、後続のCASパルス に非常に迅速に応答できます。
拡張データ出力DRAM（EDO DRAM）は、1990年代にMicron Technologyによって発明され特許を取得され、その後、他の多くのメモリメーカーに技術ライセンスが供与されました。[ 66 ] EDO RAMは、ハイパーページモード対応DRAMと呼ばれることもあり、高速ページモードDRAMに似ていますが、前のサイクルのデータ出力をアクティブにしたまま新しいアクセスサイクルを開始できるという追加機能があります。これを利用して、操作をある程度オーバーラップ（パイプライン処理）し、パフォーマンスをいくらか向上させることができます。[ 67 ]これは、FPM DRAMよりも最大30%高速です[ 68 ]。 1995年にIntelがEDO DRAMをサポートする430FXチップセットを導入したとき、FPM DRAMに取って代わり始めました。パフォーマンスの向上に関係なく、FPMとEDO SIMMは、多くの（すべてではない）アプリケーションで互換的に使用できます。[ 69 ] [ 70 ]
正確に言うと、EDO DRAMはCASの立ち下がりエッジでデータ出力を開始しますが、CASが再び立ち上がりエッジになっても出力を無効にしません。代わりに、DRAMが新しい列アドレスのデコードを開始している間も、現在の出力を有効な状態に保持し（データ出力時間を延長します）、別のCASの立ち下がりエッジで新しい列のデータが選択されるか、 RASの立ち上がりエッジで出力がオフになるまで（または、まれにCS、OE、WEの変化によってオフになるまで）その状態を維持します。
システムが前の列のデータを受信する前に新しいアクセスを開始できるこの機能により、CASアクセス（現在開いている行）を1クロックサイクル、あるいは少なくとも2クロックサイクル以内で実行できるメモリコントローラを設計することが可能になりました。これは以前の3クロックサイクルよりも大幅に短縮されました。EDOの機能は、低価格の汎用PCにおけるL2キャッシュの欠如によるパフォーマンス低下を部分的に補うことができました。高価なノートPCも、サイズや電力の制約からL2キャッシュを搭載していないことが多く、同様の恩恵を受けました。L2キャッシュを搭載したシステムであっても、EDOメモリの利用により、アプリケーションが認識する平均メモリレイテンシは、以前のFPM実装よりも改善されました。
シングルサイクルEDO DRAMは、1990年代後半にビデオカードで非常に普及した。非常に低コストでありながら、はるかに高価なVRAMとほぼ同等の性能を発揮した。
EDO DRAMの進化形であるバーストEDO DRAM（BEDO DRAM）は、1回のバーストで4つのメモリ アドレスを処理でき、最大5-1-1-1となり、最適に設計されたEDOメモリよりもさらに3クロック分の時間を節約できます。これは、チップ上にアドレス カウンタを追加して次のアドレスを追跡することで実現されました。BEDOでは、ページ アクセス サイクルを2つの部分に分割できるパイプライン ステージも追加されました。メモリ読み出し操作中、最初の部分はメモリ アレイから出力ステージ（2番目のラッチ）にデータにアクセスします。2番目の部分は、このラッチから適切なロジック レベルでデータ バスを駆動します。データは既に出力バッファにあるため、従来のEDOよりも高速なアクセス時間（大きなデータ ブロックの場合、最大50%）が実現されます。
BEDO DRAMはEDOよりもさらに最適化されていたものの、発売される頃には市場は同期DRAM、つまりSDRAMに多額の投資を行っていた。[ 71 ] BEDO RAMはいくつかの点でSDRAMよりも優れていたが、後者の技術はすぐにBEDOに取って代わった。
同期ダイナミックRAM（SDRAM）は、非同期メモリインターフェースを大幅に改良し、クロック（およびクロックイネーブル）ラインを追加しました。その他の信号はすべて、クロックの立ち上がりエッジで受信されます。
RASおよびCAS入力はストローブとして機能しなくなり、代わりにWEとともに3ビットコマンドの一部となります。
OEラインの機能は、バイト単位のDQM信号に拡張され、データ出力（読み出し）に加えてデータ入力（書き込み）も制御するようになりました。これにより、DRAMチップは8ビットを超える帯域幅を持ちながら、バイト単位の書き込みをサポートすることが可能になります。
多くのタイミングパラメータは、DRAMコントローラによって制御されます。例えば、行がアクティブ化されてから読み出しまたは書き込みコマンドが送信されるまでの最小時間などです。重要なパラメータの1つとして、CASレイテンシが挙げられます。これは、読み出しコマンドからデータバス上に最初のデータワードが現れるまでの間に、内部動作に許容されるクロックサイクル数です。この値をSDRAMチップに転送するには、ロードモードレジスタコマンドを使用します。その他の設定可能なパラメータには、読み出しおよび書き込みバーストの長さ、つまり読み出しまたは書き込みコマンドごとに転送されるワード数などがあります。
最も重要な変更点、そしてSDRAMが非同期RAMに取って代わった主な理由は、DRAMチップ内部に複数のバンクをサポートできるようになったことです。各コマンドに付随する数ビットのバンクアドレスを使用することで、最初のバンクからの読み出しが進行中でも、2番目のバンクをアクティブにしてデータの読み出しを開始できます。バンクを交互に使用することで、1つのSDRAMデバイスでデータバスを継続的にビジー状態に維持することが可能になり、これは非同期DRAMでは実現できません。
シングルデータレートSDRAM（SDR SDRAMまたはSDR）は、SDRAMの最初の世代であり、クロックサイクルごとに1回のデータ転送を行いました。
ダブルデータレートSDRAM（DDR SDRAMまたはDDR）は、SDRAMの後期の発展形であり、2000年からPCメモリで使用されています。後続の仕様は、DDR2、DDR3など、順番に番号が付けられています。DDR SDRAMは、内部的にクロックレートで2倍幅のアクセスを実行し、ダブルデータレートインターフェイスを使用して、各クロックエッジで半分のデータを転送します。DDR2とDDR3では、この係数がそれぞれ4倍と8倍に増加し、それぞれ2クロックサイクルと4クロックサイクルで4ワードと8ワードのバーストを提供します。内部アクセスレートはほとんど変わりませんが（DDR-400、DDR2-800、DDR3-1600メモリでは毎秒2億）、各アクセスで転送されるデータ量が増えます。
ダイレクトRAMBUS DRAM（DRDRAM）は、Rambus社によって開発されました。 1999年にマザーボードで初めてサポートされ、業界標準となることを目指していましたが、DDR SDRAMとの競争に敗れ、2003年には技術的に時代遅れとなりました。
低遅延DRAM（RLDRAM）は、高速なランダムアクセスと高帯域幅を兼ね備えた高性能なダブルデータレート（DDR）SDRAMであり、主にネットワークおよびキャッシングアプリケーション向けに設計されています。
グラフィックスRAMは、ビデオカードに搭載されているテクスチャメモリやフレームバッファなどのグラフィックス関連のタスク向けに設計された非同期および同期DRAMです。
ビデオDRAM（VRAM）は、かつて一部のグラフィックアダプタでフレームバッファを格納するために一般的に使用されていた、デュアルポートのDRAMの一種です。
ウィンドウ DRAM (WRAM) は、かつてMatrox Millennium やATI 3D Rage Proなどのグラフィックアダプタで使用されていた VRAM の派生版です。WRAM は、VRAM よりも優れたパフォーマンスと低コストを実現するように設計されました。WRAM は、VRAM よりも最大 25% 広い帯域幅を提供し、テキスト描画やブロック塗りつぶしなどの一般的なグラフィック操作を高速化しました。[ 72 ]
マルチバンクDRAM（MDRAM）は、MoSys社が開発した特殊なDRAMの一種です。256kBの小さなメモリバンクをインターリーブ方式で動作させることで、 SRAMなどのメモリよりも低コストでグラフィックカードに適した帯域幅を実現しています。また、MDRAMは1クロックサイクルで2つのバンクへの動作を可能にするため、アクセスが独立していれば複数の同時アクセスが可能です。MDRAMは主に、Tseng Labs ET6x00チップセットを搭載したグラフィックカードなどで使用されていました。このチップセットを搭載したボードは、MDRAMが2.25MBという大容量で実装しやすいことから、2.25MBという珍しい容量を持つことがよくありました。2.25MBのMDRAMを搭載したグラフィックカードは、当時非常に人気があった1024×768の解像度で24ビットカラーを実現するのに十分なメモリ容量を備えていました。
同期グラフィックスRAM（SGRAM）は、グラフィックスアダプタ向けに開発されたSDRAMの一種です。ビットマスキング（他のビットプレーンに影響を与えずに特定のビットプレーンに書き込む）やブロック書き込み（メモリブロックを単一の色で塗りつぶす）などの機能が追加されています。VRAMやWRAMとは異なり、SGRAMはシングルポートですが、同時に2つのメモリページを開くことができ、他のビデオRAM技術のデュアルポート特性をシミュレートします。
グラフィックスダブルデータレートSDRAMは、グラフィックス処理ユニット（GPU）のメインメモリとして使用するために設計された特殊なDDR SDRAMの一種です。GDDR SDRAMは、DDR3などの一般的なDDR SDRAMとは異なりますが、いくつかのコア技術を共有しています。主な特徴は、DRAMコアとI/Oインターフェースの両方のクロック周波数が高く、GPUにより広いメモリ帯域幅を提供することです。2025年現在、GDDRにはGDDR2、GDDR3、GDDR4、GDDR5、GDDR5X、GDDR6、GDDR6X、GDDR7の8世代が存在します。
擬似静的RAM（PSRAMまたはPSDRAM）は、静的RAM（SRAM）と同様の動作をするようにリフレッシュ回路とアドレス制御回路を内蔵した動的RAMです。DRAMの高密度性と真のSRAMの使いやすさを兼ね備えています。PSRAMは、Apple iPhone 3GやXFlar Platformなどの組み込みシステムで使用されました。[ 73 ]
一部のDRAMコンポーネントには、自己リフレッシュモードが搭載されています。このモードは、擬似静的動作に必要なロジックの多くを伴いますが、多くの場合、スタンバイモードと同等です。これは主に、前述のPSRAMのように独立したDRAMコントローラなしで動作できるようにするためではなく、DRAMに保存されたデータを失うことなく、システムがDRAMコントローラの動作を一時停止して消費電力を節約できるようにするために提供されています。
PSRAMの組み込み型は、MoSys社から1T-SRAMという名称で販売されていた。これは、小型DRAMバンクの前面にSRAMキャッシュを配置することで、真のSRAMに近い動作を実現した製品である。任天堂のゲームキューブやWiiなどのゲーム機に採用されている。
サイプレス・セミコンダクターのHyperRAM [ 74 ]は、 JEDEC準拠の8ピンHyperBus [ 75 ]またはOctal xSPIインターフェースをサポートするPSRAMの一種です。
MT4C1024 - 1メビビット（220ビット）のダイナミックRAM。90年代初頭の286および386時代のコンピュータで広く使用されました。ダイサイズ - 8662x3969μm。
{{cite web}}: CS1メンテナンス: アーカイブサービスは非推奨になりました (リンク){{cite web}}: CS1 maint: タイトルとしてアーカイブされたコピー (リンク)最初の商用同期DRAMであるSamsung 16-Mbit KM48SL2000は、システム設計者が非同期システムから同期システムへ容易に移行できるシングルバンクアーキテクチャを採用している。
現在のサイクルを完了する前に、次のアクセス サイクル用に新しいアドレスを指定できます。その結果、
CAS
パルス幅を短くすることができ、サイクル タイムが大幅に短縮されます。
したがって、同じ-60部品の場合、EDO DRAMはピークデータレートでFPM DRAMより約30%高速です。
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