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3次元集積回路（3D IC）は、16個以上のICを積み重ね、例えばシリコン貫通ビア（TSV）やCu-Cu接続[1][2]を使用して垂直に相互接続することによって製造されるMOS （金属酸化物半導体）集積回路（ IC ）であり、従来の2次元プロセスよりも消費電力が少なく、フットプリントが小さい状態で性能向上を実現するために、1つのデバイスとして動作します。3D ICは、マイクロエレクトロニクスとナノエレクトロニクスで電気的性能上の利点を実現するためにz方向を活用するいくつかの3D統合方式の1つです。
3D集積回路は、相互接続階層のレベルによって、グローバル（パッケージ）、中間（ボンドパッド）、ローカル（トランジスタ）レベルに分類できます。[3] 一般に、3D統合は、3Dウェーハレベルパッケージング（3DWLP）、2.5Dおよび3Dインターポーザベースの統合、3DスタックIC（3D-SIC）、3Dヘテロジニアス統合、3Dシステム統合などの技術を含む広い用語です。[4] [5]真のモノリシック3D ICも含まれます。
国際組織であるJisso技術ロードマップ委員会（JIC）や国際半導体技術ロードマップ（ITRS）では、3D集積化の標準やロードマップの確立を進めるために、さまざまな3D集積化技術を分類する取り組みを行ってきました。[6] 2010年代現在、3D ICはNAND フラッシュメモリやモバイルデバイスで広く使用されています。
種類
3D IC と 3D パッケージング
3D パッケージングとは、ワイヤ ボンディングやフリップ チップなどの従来の相互接続方法を利用して垂直スタッキングを実現する 3D 統合方式を指します。3D パッケージングは、3Dシステム イン パッケージ(3D SiP) と 3Dウェーハ レベル パッケージ(3D WLP) に分けられます。しばらく前から主流の製造技術として採用され、インフラストラクチャが確立されている 3D SiP には、ワイヤ ボンドで相互接続されたスタック メモリ ダイや、ワイヤ ボンドまたはフリップ チップ技術で相互接続されたパッケージ オン パッケージ(PoP) 構成などがあります。PoP は、異なる技術を垂直に統合するために使用されます。3D WLP は、再配線層(RDL) やウェーハ バンピング プロセスなどのウェーハ レベル プロセスを使用して相互接続を形成します。
2.5Dインターポーザは、シリコン、ガラス、または有機インターポーザ上で、シリコン貫通ビア (TSV) と RDL を使用してダイを並べて相互接続する 3D WLP です。すべてのタイプの 3D パッケージングでは、パッケージ内のチップは、通常のプリント回路基板上の個別のパッケージにマウントされているかのように、オフチップ信号を使用して通信します。インターポーザはシリコンで作られ、接続するダイの下にあります。設計は複数のダイに分割され、マイクロバンプを使用してインターポーザにマウントされます。[7] [8] [9]
3D ICは、TSVインターコネクトを使用してICチップを積み重ねる高度なパッケージング技術[10] [11] [12]を指す3DスタックIC（3D SIC）と、ITRSで規定されているオンチップ配線階層のローカルレベルでファブプロセスを使用して3Dインターコネクトを実現するモノリシック3D ICに分けられ、これによりデバイス層間の直接的な垂直インターコネクトが実現されます。モノリシックアプローチの最初の例は、サムスンの3D V-NANDデバイスに見られます。[13]
2010年代現在、3D ICパッケージはモバイル機器のNANDフラッシュメモリに広く使用されている。[14]
3D SiC
デジタルエレクトロニクス市場では、最近リリースされたCPUコンポーネントに対応するために、より高密度の半導体メモリチップが必要とされており、この問題の解決策として、複数のダイを積み重ねる技術が提案されている。JEDECは、2011年11月1日〜2日にカリフォルニア州サンタクララで開催された「サーバーメモリフォーラム」で、「3D SiC」ダイを積み重ねる計画を含む今後のDRAM技術を明らかにした。2014年8月、サムスン電子は、 3D TSVパッケージ技術を使用した新興のDDR4 （ダブルデータレート4）メモリをベースにしたサーバー用の64GB SDRAMモジュールの生産を開始した。 [15] 3DスタックDRAMの新しい提案された標準には、Wide I/O、Wide I/O 2、Hybrid Memory Cube、High Bandwidth Memoryなどがある。
モノリシック 3D IC
真のモノリシック 3D IC は、単一の半導体ウェハー上に層状に構築され、その後3D IC にダイシングされます。基板は 1 つだけなので、位置合わせ、薄化、接合、またはシリコン貫通ビアは必要ありません。一般に、モノリシック 3D IC はまだ開発中の技術であり、生産開始までには数年かかると考えられています。
プロセス温度の制限は、トランジスタ製造を 2 つのフェーズに分割することで対処できます。レイヤー トランスファーの前に行われる高温フェーズに続いて、イオン カット (レイヤー トランスファーとも呼ばれる) を使用したレイヤー トランスファーが行われます。これは、過去 20 年間、 SOI (Silicon on Insulator)ウェハーの製造に使用されてきました。低温 (<400 °C) の結合および切断技術を使用して、実質的に欠陥のないシリコンの複数の薄い (10 ～ 100 ナノメートル スケール) レイヤーを作成し、アクティブ トランジスタ回路の上に配置してから、エッチングおよび堆積プロセスを使用してトランジスタを永久的に仕上げることができます。このモノリシック 3D IC テクノロジは、DARPAが後援する助成金 を受けてスタンフォード大学で研究されています。
CEA-Letiは、シーケンシャル3D ICと呼ばれるモノリシック3D ICアプローチも開発しました。2014年に、このフランスの研究機関は、3DVLSIへの真の道を提供する低温プロセスフローであるCoolCube™を発表しました。[16]
スタンフォード大学の研究者らは、120℃で実行できるウエハー規模の低温CNT転写プロセスを使用して、シリコンではなくカーボンナノチューブ（CNT）構造を使用したモノリシック3D ICを設計しました。[17]
3D SiCの製造技術
3D IC 設計には、再結晶化やウェーハ接合法など、いくつかの方法があります。ウェーハ接合には、Cu-Cu 接続 (TSV で使用される、積層 IC 間の銅対銅接続) [18] [19]とシリコン貫通ビア(TSV) の 2 つの主要なタイプがあります。TSV を使用した 3D IC では、3D IC 内の 2 つの個別のダイ間のインターフェイスとして、はんだマイクロバンプ、小さなはんだボールが使用される場合があります。 [20] 2014 年の時点で、High Bandwidth Memory (HBM) やHybrid Memory Cubeなど、TSV を使用した 3D IC スタッキングを実装したメモリ製品が多数発売されています。実装および調査されている主要なスタッキング手法は多数あります。これらには、ダイ対ダイ、ダイ対ウェーハ、ウェーハ対ウェーハが含まれます。
- ダイ・トゥ・ダイ
- 電子部品は複数のダイの上に構築され、それらは整列されて接合されます。薄化とTSVの作成は、接合の前または後に行うことができます。ダイツーダイの利点の1つは、各コンポーネントダイを最初にテストできるため、1つの不良ダイがスタック全体を台無しにしないことです。[21]さらに、3D ICの各ダイは事前にビニングできるため、混合して組み合わせることで、消費電力とパフォーマンスを最適化できます（たとえば、モバイルアプリケーション用に低電力プロセスコーナーの複数のダイを一致させるなど）。
- ダイ・トゥ・ウェーハ
- 電子部品は2枚の半導体ウェハ上に構築されます。1枚のウェハはダイシングされ、切り離されたダイは2枚目のウェハのダイサイトに整列され、接着されます。ウェハオンウェハ方式と同様に、薄化とTSVの作成は接着の前または後に実行されます。ダイシングの前にスタックにダイを追加することもできます。[22]
- ウェーハツーウェーハ
- 電子部品は2 枚以上の半導体ウェハー上に構築され、その後、ウェハーが位置合わせされ、接合され、 3D IC にダイシングされます。各ウェハーは、接合の前または後に薄くすることができます。垂直接続は、接合前にウェハーに組み込まれるか、接合後にスタック内に作成されます。これらの「シリコン貫通ビア」(TSV) は、アクティブ層間および/またはアクティブ層と外部ボンド パッド間のシリコン基板を貫通します。ウェハー間の接合では、 3D IC 内のN個のチップのうち 1 つでも欠陥があると、3D IC 全体が欠陥になるため、歩留まりが低下する可能性があります。さらに、ウェハーは同じサイズである必要がありますが、多くの特殊材料 (III-V など) は、 CMOS ロジックまたはDRAM (通常 300 mm) よりもはるかに小さいウェハー上に製造されるため、異種統合が複雑になります。
利点
従来のCMOSスケーリングプロセスは信号伝播速度を向上させますが、現在の製造およびチップ設計技術からのスケーリングは、電力密度の制約や、トランジスタが高速化しても相互接続が高速化しないことなどにより、ますます困難でコストのかかるものになっています。[23] 3D ICは、2Dダイを積み重ねて3次元で接続することでスケーリングの課題に対処します。これにより、平面レイアウトと比較して、階層化されたチップ間の通信が高速化されます。[24] 3D ICには、次のような多くの重要な利点があります。
- フットプリント
- より多くの機能が小さなスペースに収まります。より小さなフォームファクタは、携帯電話や、3D不揮発性メモリスタックが開発されているIoTシステム（3D NANDチップなど）などの組み込みデバイスにとって非常に重要です。[1] ::ムーアの法則の拡張：同じフットプリントに詰め込まれるトランジスタの数の増加は、一部の研究者によってムーアの法則の拡張と見なされています。これにより、従来のデナードスケーリングのペアなしでムーアの法則を拡張し、同じフットプリントでコンピューティング能力が向上した新世代のチップを実現できます。[2]：
- 料金
- 3Dスタッキングで大きなチップを複数の小さなダイに分割すると、個々のダイを個別にテストすることで歩留まりが向上し、製造コストが削減されます。[25] [26]
- 異種統合
- 回路層は異なるプロセスで構築することも、異なるタイプのウェーハ上に構築することもできます。つまり、コンポーネントを単一のウェーハ上に構築する場合よりもはるかに高いレベルで最適化できるということです。さらに、互換性のない製造方法のコンポーネントを単一の3D ICに組み合わせることもできます。[27] [5]
- より短い相互接続
- 平均配線長が短縮されます。研究者が報告する一般的な数値は 10 ～ 15% 程度ですが、この短縮は主に長い相互接続に適用され、回路遅延に大きく影響する可能性があります。3D 配線は従来のダイ内配線よりも静電容量がはるかに高いため、回路遅延が改善される場合と改善されない場合があります。
- 力
- 信号をオンチップに保つことで、消費電力を10～100倍削減できます。[28]配線が短いと寄生容量が少なくなり、消費電力も削減されます。[29]電力バジェットを削減すると、発熱が減り、バッテリー寿命が延び、運用コストが削減されます。
- デザイン
- 垂直方向の寸法は接続性を高め、新たなデザインの可能性をもたらします。[5]
- 回路セキュリティ
- 3D統合は、隠蔽によってセキュリティを実現できます。つまり、積層構造により、回路のリバースエンジニアリングが困難になります。また、機密性の高い回路は、各層の機能が不明瞭になるように層に分割されることもあります。 [30]さらに、3D統合により、専用のシステムモニターのような機能を別々の層に統合できます。[5]ここでの目的は、実行時に監視されるあらゆる汎用コンポーネント/チップに何らかのハードウェアファイアウォールを実装し、実行時攻撃や悪意のあるハードウェア変更から電子システム全体を保護することです。
- 帯域幅
- 3D 統合により、レイヤー間に多数の垂直ビアが形成可能になります。これにより、異なるレイヤーの機能ブロック間に広帯域バスを構築できます。典型的な例は、プロセッサ + メモリ 3D スタックで、キャッシュ メモリがプロセッサの上にスタックされます。この配置により、キャッシュとプロセッサ間のバスが、通常の 128 ビットまたは 256 ビットよりもはるかに広くなります。[31]バスが広くなると、メモリ ウォールの問題が軽減されます。[32]
モジュール性
3D統合モジュール統合は、多数のスタッキングオプションのレイヤーインターフェイスを標準化することにより、幅広いカスタムスタックを実現します。その結果、カスタムスタック設計はモジュールビルディングブロックで製造できます（たとえば、カスタム数のDRAMまたはeDRAMレイヤー、カスタムアクセラレータレイヤー、カスタマイズ可能な不揮発性メモリレイヤーを統合して、さまざまな設計要件を満たすことができます）。これにより、半導体企業は設計とコストの面で優位に立つことができます。[3]
その他の潜在的な利点としては、コンピューティング システムにおけるニューロモルフィック チップの統合性の向上が挙げられます。ニューロモルフィック チップは、汎用 CPU や GPU の低消費電力代替品であるにもかかわらず、従来のデジタル計算とは直接互換性のない、根本的に異なる「スパイクベース」の計算を使用します。3D 統合は、この統合において重要な機会を提供します。[4]
課題
この技術は新しいため、次のような新たな課題が伴います。
- 料金
- コストはスケーリングに比べれば利点ではあるが、主流の消費者向けアプリケーションで 3D IC を商品化する上での課題でもある。しかし、この問題に対処するための作業は行われている。3D 技術は新しく、かなり複雑ではあるが、製造プロセスのコストは、プロセス全体を構成する活動に分解すると驚くほど単純になる。基礎となる活動の組み合わせを分析することで、コスト要因を特定できる。コスト要因が特定されると、コストの大部分がどこから来ているのか、そしてさらに重要なことに、コストを削減できる可能性があるのはどこかを判断するのが、それほど複雑ではなくなる。[33]
- 収率
- 製造工程が増えるごとに欠陥のリスクが高まります。3D ICが商業的に実現可能になるためには、欠陥を修復または許容するか、欠陥密度を改善する必要があります。[34] [35]
- 熱
- スタック内に蓄積された熱は放散する必要があります。電気的な近接性は熱的な近接性と相関関係にあるため、これは避けられない問題です。特定の熱ホットスポットはより慎重に管理する必要があります。
- デザインの複雑さ
- 3D統合を最大限に活用するには、洗練された設計技術と新しいCADツールが必要です。[36]
- TSV導入オーバーヘッド
- TSV はゲートに比べて大きく、フロアプランに影響を与えます。45 nm テクノロジー ノードでは、10μm x 10μm TSV の面積は、約 50 ゲートの面積に匹敵します。[37]さらに、製造性のためにランディング パッドとキープアウト ゾーンが必要になり、TSV 面積がさらに増加します。テクノロジーの選択によっては、TSV がレイアウト リソースの一部をブロックする場合があります。[37]ビア ファースト TSV はメタライゼーションの前に製造されるため、デバイス レイヤーを占有し、配置の障害となります。ビア ラスト TSV はメタライゼーションの後に製造され、チップを通過します。したがって、デバイス レイヤーとメタル レイヤーの両方を占有するため、配置とルーティングの障害となります。TSV を使用すると一般に配線長が短縮されると期待されますが、これは TSV の数と特性によって異なります。[37]また、ダイ間パーティショニングの粒度も配線長に影響します。通常、中程度の粒度（20〜100個のモジュールのブロック）および粗い粒度（ブロックレベルのパーティション分割）では減少しますが、細かい粒度（ゲートレベルのパーティション分割）では増加します。[37]
- テスト
- 全体的な歩留まりを高くし、コストを削減するには、独立したダイを個別にテストすることが不可欠です。[35] [38]しかし、3D ICの隣接するアクティブ層を緊密に統合するには、異なるダイに分割された同じ回路モジュールの異なるセクション間の相互接続が大量に必要になります。必要なTSVによって導入される膨大なオーバーヘッドとは別に、このようなモジュールのセクション（たとえば乗算器）は、従来の技術では個別にテストできません。これは特に、3Dでレイアウトされたタイミングクリティカルなパスに当てはまります。
- 基準の欠如
- TSVベースの3D IC設計、製造、パッケージングに関する標準はほとんど存在しないが、この問題は解決されつつある。[39] [40]さらに、via-last、via-first、via-middle、 [41] インターポーザー[42]、直接接合など、多くの統合オプションが検討されている。
- 異種統合サプライチェーン
- 異種統合システムでは、異なる部品サプライヤーの 1 社からの 1 つの部品の遅延により、製品全体の納品が遅れ、各 3D IC 部品サプライヤーの収益も遅れます。
- 明確に定義された所有権の欠如
- 3D IC の統合とパッケージング/組み立てを誰が担当すべきかは不明です。ASEのような組み立て会社、または製品OEMである可能性があります。
熱機械的ストレスと信頼性
3Dスタックは、2D設計に比べて材料組成と熱機械プロファイルが複雑です。複数の薄型シリコン層、複数の配線（BEOL）層、絶縁体、シリコン貫通ビア、マイクロC4を積み重ねると、3Dスタックに複雑な熱機械力と応力パターンが加わります。その結果、スタックの一部（薄型デバイス層など）の局所的な加熱により、信頼性に問題が生じる可能性があります。これには、設計時の分析と信頼性を考慮した設計プロセスが必要です。[5]
デザインスタイル
パーティショニングの粒度に応じて、異なる設計スタイルを区別することができます。ゲートレベルの統合は多くの課題に直面しており、現在のところブロックレベルの統合よりも実用的ではないようです。[43]
- ゲートレベルの統合
- このスタイルでは、標準セルを複数のダイに分割します。これにより、配線長の短縮と優れた柔軟性が期待できます。ただし、特定の最小サイズのモジュールが保持されない限り、配線長の短縮が損なわれる可能性があります。一方、その悪影響として、相互接続に必要な TSV の数が膨大になることが挙げられます。この設計スタイルには 3D配置配線ツールが必要ですが、これはまだ利用できません。また、設計ブロックを複数のダイに分割すると、ダイをスタッキングする前に完全にテストすることができません。ダイをスタッキングした後 (ポストボンド テスト)、1 つのダイが故障すると、いくつかの正常なダイが使用できなくなり、歩留まりが低下します。このスタイルでは、プロセス変動、特にダイ間の変動の影響も増幅されます。実際、3D レイアウトでは、3D IC 統合の当初の期待に反して、2D でレイアウトされた同じ回路よりも歩留まりが低くなる可能性があります。[44]さらに、この設計スタイルでは、既存のIP ブロックと EDA ツールが 3D 統合に対応していないため、利用可能な知的財産を再設計する必要があります。
- ブロックレベルの統合
- このスタイルでは、設計ブロック全体を個別のダイに割り当てます。設計ブロックは、ネットリストの接続の大部分を包含し、少数のグローバル相互接続によってリンクされます。したがって、ブロックレベルの統合により、TSV のオーバーヘッドが削減されます。異種のダイを組み合わせた高度な 3D システムでは、高速で低消費電力のランダム ロジック、複数のメモリ タイプ、アナログ回路、RF 回路など、異なるテクノロジ ノードで個別の製造プロセスが必要です。したがって、ブロックレベルの統合では、個別の最適化された製造プロセスが可能になるため、3D 統合には不可欠です。さらに、このスタイルにより、現在の 2D 設計から 3D IC 設計への移行が容易になる可能性があります。基本的に、3D 対応ツールは、パーティショニングと熱解析にのみ必要です。[45]個別のダイは、（適応された）2D ツールと 2D ブロックを使用して設計されます。これは、信頼性の高い IP ブロックが幅広く利用できることが理由です。IP ブロックを再設計して TSV を埋め込むよりも、利用可能な 2D IP ブロックを使用して、ブロック間の空きスペースに必須の TSV を配置する方が便利です。[43] テスト容易化設計構造はIPブロックの重要な構成要素であり、3D ICのテストを容易にするために使用できます。また、クリティカルパスの大部分は2Dブロック内に埋め込むことができるため、TSVとダイ間のばらつきが製造歩留まりに与える影響が制限されます。最後に、現代のチップ設計では、土壇場でのエンジニアリング変更が必要になることがよくあります。このような変更の影響を単一のダイに限定することは、コストを抑えるために不可欠です。
歴史
1960年にベル研究所のモハメド・アタラがMOS集積回路（MOS IC）チップを初めて提案してから数年後、 [46]テキサス・インスツルメンツの研究者であるロバート・W・ヘイスティ、ローランド・E・ジョンソン、エドワード・W・メハルが1964年に3次元MOS集積回路の概念を提案しました。 [47] 1969年には、 NECの研究者である小野田勝弘、五十嵐亮、和田敏夫、中沼翔、辻出徹が3次元MOS集積回路メモリチップの概念を提案しました。 [48]
Armは高密度3Dロジックテストチップを製造しており[49]、IntelはFoveros 3Dロジックチップパッケージを使用してCPUを出荷する予定です。[50] IBMは3D ICの電力供給と冷却の両方に使用できる流体を実証しました。[51]
デモ（1983年～2012年）
日本 (1983–2005)
3D ICは1980年代の日本で初めて実証され、1981年に未来電子デバイス研究開発協会による「3次元回路素子研究開発プロジェクト」で3D ICの研究開発が開始されました。 [52]当初、3D ICの設計には再結晶化とウェハボンディングの2つの形式が検討されていましたが、最も初期の成功例は再結晶化を使用しました。[19] 1983年10月、S. Kawamura、Nobuo Sasaki、T. Iwaiを含む富士通の研究チームは、レーザービーム再結晶化を使用して3次元相補型金属酸化物半導体（CMOS）集積回路の製造に成功しました。これは、1つのタイプのトランジスタが反対のタイプのトランジスタの真上に製造され、間に別のゲートと絶縁体がある構造で構成されていました。上部デバイスと下部デバイス間の中間絶縁層として、シリコン窒化物とリンケイ酸ガラス（PSG）膜の二重層が使用されました。これにより、別々のゲートとその間の絶縁層を備えた垂直に積み重ねられたトランジスタで構成される多層3Dデバイスを実現するための基礎ができました。 [53] 1983年12月、同じ富士通研究チームは、シリコンオンインシュレータ（SOI）CMOS構造の3D集積回路を製造しました。[54]翌年、彼らはビーム再結晶化を使用して、垂直に積み重ねられたデュアルSOI / CMOS構造の3Dゲートアレイを製造しました。[55]
1986年、三菱電機の研究員である赤坂洋一と西村正は、3D ICの基本概念を提示し、技術を提案した。[56] [57]翌年、西村、赤坂、大阪大学卒業生の井上康生を含む三菱の研究チームが、3層構造で配置されたフォトセンサー、CMOS A/Dコンバーター、算術論理ユニット（ALU）、シフトレジスターのアレイを備えた3D IC上に画像信号プロセッサ（ISP）を製作した。[58] 1989年、林喜弘率いるNECの研究チームが、レーザービーム結晶化を使用して4層構造の3D ICを製作した。[59] [56] 1990年に、山崎一郎、伊藤勇、和田明らを含む松下の研究チームは、レーザー再結晶化によって形成されたSOI（シリコン・オン・インシュレータ）層と、光センサ、レベル検出器、メモリ、ALUからなる4層3D IC上に並列画像信号プロセッサを製造した。 [60]
3D IC設計の最も一般的な形式は、ウェーハボンディングです。[19]ウェーハボンディングは当初「累積結合IC」（CUBIC）と呼ばれ、1981年に日本の「3次元回路素子研究開発プロジェクト」で開発が始まり、1990年に林義弘のNEC研究チームによって完成しました。このチームは、複数の薄膜デバイスを累積的に結合する方法を実証し、多数のデバイス層を可能にしました。彼らは、別々のウェーハに別々のデバイスを製造し、ウェーハの厚さを減らし、前面と背面にリード線を提供し、薄くなったダイを互いに接続することを提案しました。彼らはCUBIC技術を使用して、バルクSi NMOS FET下層と薄くなったNMOS FET上層を持つ2つのアクティブ層デバイスを上から下まで製造およびテストし、3つ以上のアクティブ層を持つ3D ICを製造できるCUBIC技術を提案しました。[56] [52] [61]
シリコン貫通電極（TSV）プロセスで製造された最初の3D ICスタックチップは、 1980年代に日本で発明されました。日立は1983年に日本で特許を申請し、続いて富士通が1984年に申請しました。1986年に富士通が申請した日本の特許には、TSVを使用したスタックチップ構造が記載されていました。[52] 1989年、東北大学の小夜凪光正氏は、TSVを使用したウェーハ間接合技術を開発し、1989年に3D LSIチップを製造しました。 [52] [62] [63] 1999年、日本の超先端電子技術協会（ASET）は、「高密度電子システム統合技術の研究開発」プロジェクトと呼ばれるTSV技術を使用した3D ICチップの開発に資金提供を開始しました。[52] [64]「シリコン貫通ビア」（TSV）という用語は、Tru-Siテクノロジーズの研究者であるセルゲイ・サヴァスティオク、O. シニアギネ、E. コルチンスキーによって造られ、2000年に3Dウェーハレベルパッケージング（WLP）ソリューションのためのTSV方式を提案した。 [65]
東北大学の小柳光正率いる小柳グループは、TSV技術を使用して、2000年に3層メモリチップ、2001年に3層人工網膜チップ、2002年に3層マイクロプロセッサ、2005年に10層メモリチップを製造しました。 [62]同じ年、スタンフォード大学のKaustav Banerjee 、Shukri J. Souri、Pawan Kapur、Krishna C. Saraswatからなる研究チームは、垂直次元を利用して相互接続関連の問題を緩和し、異種技術の統合を容易にしてシステムオンチップ（SoC）設計を実現する新しい3Dチップ設計を発表しました。[66] [67]
2001年、東芝の研究チームは、井本剛志、松井正人、田久保千恵子らとともに、3D ICパッケージを製造するための「システムブロックモジュール」ウェーハボンディングプロセスを開発した。[56] [68]
ヨーロッパ（1988年～2005年）
フラウンホーファーとシーメンスは1987年に3D IC統合の研究を開始しました。[52] 1988年に、両社はポリシリコンの再結晶化に基づく3D CMOS ICデバイスを製造しました。[69] 1997年に、ピーター・ラム、マンフレッド・エンゲルハート、ヴェルナー・パムラー、クリストフ・ランデスベルガー、アーミン・クルンプを含むフラウンホーファー–シーメンス研究チームにより、チップ間ビア（ICV）法が開発されました。[70]これは、シーメンスのCMOSファブウェーハに基づく最初の産業用3D ICプロセスでした。そのTSVプロセスのバリエーションは、後にTSV-SLID（固体液体相互拡散）技術と呼ばれました。[71]これは、低温ウェーハ接合とチップ間ビアを使用したICデバイスの垂直統合に基づく3D IC設計へのアプローチであり、両社が特許を取得しました。
ラムは、関連する 3D 統合技術の製造のための産学コンソーシアムを発展させました。シーメンスとフラウンホーファーがドイツから資金提供を受けた共同プロジェクト VIC で、彼らは完全な産業用 3D IC スタッキング プロセスを実証しました (1993-1996)。ラムはシーメンスとフラウンホーファーの同僚とともに、3D メタライゼーションなどの重要なプロセスの詳細を示す結果を発表しました [T. Grassl、P. Ramm、M. Engelhardt、Z. Gabric、O. Spindler、First International Dielectrics for VLSI/ULSI Interconnection Metallization Conference – DUMIC、サンタクララ、カリフォルニア、1995 年 2 月 20 日～22 日]。また、ECTC 1995 では、プロセッサのスタック メモリに関する初期の調査結果を発表しました。[72]
2000年代初頭、フラウンホーファーとインフィニオンミュンヘンの研究者チームは、ドイツ/オーストリアのEUREKAプロジェクトVSI内で、特にダイと基板のスタッキングに焦点を当てた3D TSV技術を調査し、ヨーロッパ初の3D技術プラットフォームとして欧州統合プロジェクトe-CUBESを開始し、ao、インフィニオン、シーメンス、EPFL、IMEC、Tyndallと共同で異種3D統合システムデモンストレーターを製造および評価したe-BRAINSを開始しました。e-BRAINSプロジェクトの特に重点は、信頼性の高い3D統合センサーシステム向けの新しい低温プロセスの開発でした。[73]
アメリカ合衆国 (1999–2012)
銅対銅のウェーハ接合は、Cu-Cu接続またはCu-Cuウェーハ接合とも呼ばれ、1999年にMITでアンディ・ファン、アドナン・ウル・ラーマン、ラファエル・ライフからなる研究チームによって開発されました。 [19] [74]ライフとファンは、2001年から2002年にかけて、クアン・ネン・チェン、シャミク・ダス、チュアン・セン・タン、ニシャ・チェッカを含む他のMIT研究者とともにCu-Cuウェーハ接合をさらに研究しました。[19] 2003年、DARPAとノースカロライナマイクロエレクトロニクスセンター（MCNC）は、3D IC技術の研究開発に資金提供を開始しました。[52]
2004年、テザロンセミコンダクター[75]は6つの異なる設計から実用的な3Dデバイスを構築しました。[76] チップは、垂直相互接続用の「ビアファースト」タングステンTSVを使用して2層に構築されました。2枚のウェーハを向かい合わせて積み重ね、銅プロセスで接着しました。上部のウェーハを薄くし、2枚のウェーハスタックをチップに切り分けました。最初にテストされたチップは単純なメモリレジスタでしたが、セットの中で最も注目されたのは、類似の2Dアセンブリよりもはるかに高速で低消費電力を示した8051 プロセッサ/メモリスタック[77]でした。
2004年、インテルはPentium 4 CPUの3Dバージョンを発表しました。[78]このチップは、高密度のビア構造を可能にする対面スタッキングを使用した2つのダイで製造されました。裏面のTSVはI/Oと電源に使用されます。3Dフロアプランでは、設計者は電力削減とパフォーマンス向上を目指して、各ダイの機能ブロックを手動で配置しました。大規模で高電力のブロックを分割し、慎重に再配置することで、熱ホットスポットを制限することができました。3D設計では、2D Pentium 4と比較して、15%のパフォーマンス向上(パイプラインステージの削減による)と15%の電力節約(リピーターの削減と配線の削減による)が実現しました。
2007年にインテルが発表したテラフロップス研究チップは、スタックメモリを備えた実験的な80コア設計です。メモリ帯域幅の需要が高いため、従来のI/Oアプローチでは10～25Wを消費します。[38]これを改善するために、インテルの設計者はTSVベースのメモリバスを実装しました。各コアは、12GB/秒の帯域幅を提供するリンクを使用してSRAMダイの1つのメモリタイルに接続され、合計帯域幅は1TB/秒で消費電力はわずか2.2Wです。
3Dプロセッサの学術的実装は、2008年にロチェスター大学でエビー・フリードマン教授と彼の学生によって発表されました。このチップは1.4GHzで動作し、積み重ねられたチップ間の垂直処理を最適化するように設計されており、従来の1層チップでは実現できなかった3Dプロセッサの能力を実現しています。[79] 3次元チップの製造における課題の1つは、ある層から別の層に情報が移動するのを妨げる障害物がなく、すべての層が調和して動作するようにすることでした。[80]
ISSCC 2012 では、 GlobalFoundriesの 130 nm プロセスと Tezzaron の FaStack テクノロジを使用した 2 つの 3D-IC ベースのマルチコア設計が発表され、デモンストレーションされました。
- 3D-MAPS [81]は、 2つのロジックダイスタックを備えた64個のカスタムコア実装であり、ジョージア工科大学の電気・コンピュータ工学部の研究者によって実証されました。
- Centip3De [82]は、ARM Cortex-M3コアをベースにしたニアスレッショルド設計で、ミシガン大学の電気工学およびコンピュータサイエンス学部から生まれました。
多くのレイヤーがリリースされているにもかかわらず、IBM ResearchとSemiconductor Research and Development Groupsは、2007年から2008年にかけて、数多くの3Dプロセッサスタックを設計・製造してきました。これらのスタック（社内ではEscherと呼ばれています）は、eDRAM、ロジック、プロセッサスタックの実装に成功しただけでなく、3Dチップの電力、熱、ノイズ、信頼性の特性評価における重要な実験も行っています。[6]
商用 3D IC (2004 年～現在)
3D ICチップの最も古い商用利用は、2004年に発売されたソニーのプレイステーションポータブル（PSP）携帯ゲーム機で確認されている。PSPハードウェアには、東芝が製造したeDRAM（組み込みDRAM）メモリが、2つのダイを垂直に積み重ねた3Dシステムインパッケージチップに搭載されている。[14]東芝は当時これを「セミ組み込みDRAM」と呼んでいたが、後に積層型の「チップオンチップ」（CoC）ソリューションと呼ぶようになった。[14] [83]
2007年4月、東芝は8層3D IC、8つの2GB NANDフラッシュチップを積み重ねて製造された16GB THGAM組み込みNANDフラッシュメモリチップを商品化しました。[84] 2007年9月、Hynixは24層3D IC技術を発表し、ウェーハボンディングプロセスを使用して24個の積み重ねられたNANDフラッシュチップで製造された16GBフラッシュメモリチップを発表しました。[85]東芝はまた、 2008年に32GB THGBMフラッシュチップに8層3D ICを使用しました。 [86] 2010年に、東芝は16層3D ICを16個の積み重ねられた8GBチップで製造された128GB THGBM2フラッシュチップに使用しました。[87] 2010年代には、3D ICは、モバイル機器のNANDフラッシュメモリ向けのマルチチップパッケージやパッケージオンパッケージソリューションの形で広く商業的に使用されるようになりました。[14]
エルピーダメモリは2009年9月に初の8GB DRAMチップ（DDR3 SDRAMダイ4個を積層）を開発し、 2011年6月に発売した。[ 88] TSMCは2010年1月にTSV技術による3D IC生産計画を発表した。[ 88] 2011年にはSK HynixがTSV技術を用いた16GB DDR3 SDRAM（40nmクラス）を発表し、[89]サムスン電子は9月にTSVをベースにした3D積層32GB DDR3（30nmクラス）を発表し、その後サムスンとマイクロンテクノロジーは10月にTSVベースのハイブリッドメモリキューブ（HMC）技術を発表した。[88]
サムスン、AMD、SK Hynixが開発した高帯域幅メモリ（HBM）は、スタックチップとTSVを使用しています。最初のHBMメモリチップは2013年にSK Hynixによって製造されました。 [89] 2016年1月、サムスン電子はスタックあたり最大8GBのHBM2の早期量産を発表しました。 [90] [91]
2017年、サムスン電子は3D ICスタッキングと3D V-NAND技術（チャージトラップフラッシュ技術に基づく）を組み合わせ、 8つの64層V-NANDチップを積み重ねた512GBのKLUFG8R1EMフラッシュメモリチップを製造した。[92] 2019年、サムスンは16個のV-NANDダイを積み重ねた1TBのフラッシュチップを生産した。[ 93] [94] 2018年現在、インテルはパフォーマンスを向上させるために3D ICの使用を検討している。[95] 2022年現在、232層NAND、すなわちメモリデバイスチップはマイクロンによって製造されており、[96]同社は2019年4月には96層チップを製造していた。また、東芝は2018年に96層デバイスを製造した。 [アップデート]
2022 年に AMD はZen 4プロセッサを導入し、一部の Zen 4 プロセッサには 3D キャッシュが含まれています。
参照
- 先端パッケージング（半導体）
- チャージトラップフラッシュ（CTF）
- FinFET（3Dトランジスタ）
- MOSFET
- マルチゲートデバイス（MuGFET）
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参考文献
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さらに読む
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- Yuan Xie、Jason Cong、Sachin Sapatnekar: Three-Dimensional Integrated Circuit Design: Eda、Design And Microarchitectures、出版社: Springer、ISBN 1-4419-0783-1、ISBN 978-1-4419-0783-7、978–1441907837、発行日: 2009 年 12 月。
- Philip Garrou、Mitsumasa Koyanagi、Peter Ramm: 3D 統合ハンドブック、3D プロセス テクノロジーVol. 3、Wiley-VCH、Weinheim 2014、ISBN 978-3-527-33466-7。
- Paul D. Franzon、Erik Jan Marinissen、Muhannad S. Bakir、Philip Garrou、Mitsumasa Koyanagi、Peter Ramm: 3D 統合ハンドブック:「3D 集積回路の設計、テスト、および熱管理」、第 4 巻、Wiley-VCH、Weinheim 2019、ISBN 978-3-527-33855-9。
外部リンク
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