マルチゲートデバイス

マルチゲートデバイス、マルチゲートMOSFET、またはマルチゲート電界効果トランジスタ（MuGFET）とは、 1つのトランジスタ上に複数のゲートを持つ金属酸化物半導体電界効果トランジスタ（MOSFET）を指します。複数のゲートは、単一のゲート電極によって制御される場合があり、その場合、複数のゲート面が電気的に単一のゲートとして機能します。また、独立したゲート電極によって制御される場合もあります。独立したゲート電極を使用するマルチゲートデバイスは、マルチ独立ゲート電界効果トランジスタ（MIGFET）と呼ばれることもあります。最も広く使用されているマルチゲートデバイスは、非平面トランジスタ、または3DトランジスタであるFinFET（フィン電界効果トランジスタ）とGAAFET（ゲートオールアラウンド電界効果トランジスタ）です。

マルチゲートトランジスタは、 MOS半導体メーカーが開発している、より小型のマイクロプロセッサやメモリセルを作成するためのいくつかの戦略の1つであり、一般的にはムーアの法則の拡張（密度スケーリングに関する狭義の特定のバージョンであり、デナードスケーリングとの不注意な歴史的​​混同は除く）と呼ばれています。^{[ 1 ]}マルチゲートトランジスタの開発努力は、電気技術研究所、東芝、グルノーブルINP、日立、IBM、TSMC、UCバークレー、インフィニオンテクノロジーズ、インテル、AMD、サムスン電子、KAIST、フリースケールセミコンダクターなどによって報告されており、ITRSは、このようなデバイスが32nm以下の テクノロジーの基盤になると正しく予測しました。^{[ 2 ]}広く実装する上での主な障害は製造可能性であり、平面設計と非平面設計の両方が、特にリソグラフィとパターニングに関して大きな課題を抱えています。デバイスのスケーリングに関するその他の補完的な戦略としては、チャネル歪みエンジニアリング、シリコン・オン・インシュレーター（SOI）ベースの技術、および高誘電率／金属ゲート材料などが挙げられる。

デュアルゲートMOSFETは、超高周波（VHF）ミキサーや高感度VHFフロントエンドアンプで一般的に使用されています。これらは、Motorola、NXP Semiconductors、Hitachiなどのメーカーから入手可能です。^{[ 3 ] [ 4 ] [ 5 ]}

文献には、数十種類ものマルチゲートトランジスタのバリエーションが見られる。一般的に、これらのバリエーションは、アーキテクチャ（平面型か非平面型か）とチャネル数／ゲート数（2、3、または4）によって区別され、分類される。

FinFET（フィン型電界効果トランジスタ）は、非平面型トランジスタ、または「3D」トランジスタの一種です（3Dマイクロチップとは混同しないでください）。^{[ 8 ]} FinFETは、基板上に薄いシリコン製の「フィン」反転チャネルが存在することで区別される従来のMOSFETのバリエーションであり、ゲートがフィンの左右両側の2点で接触することができます。フィンの厚さ（ソースからドレインの方向に測定）によって、デバイスの実効チャネル長が決まります。ラップアラウンドゲート構造により、チャネルに対する電気的制御が向上し、リーク電流の低減やその他の短チャネル効果の克服に役立ちます。

最初の FinFET トランジスタは、空乏リーンチャネル トランジスタまたは「DELTA」トランジスタと呼ばれ、1989 年に日立中央研究所の Digh Hisamoto、Toru Kaga、Yoshifumi Kawamoto、Eiji Takedaによって初めて製造されました。 ^{[ 9 ] [ 10 ] [ 11 ]} 1990 年代後半、Digh Hisamoto は、TSMCのChenming Huや、Tsu-Jae King Liu、Jeffrey Bokor 、Xuejue Huang、Leland Chang、Nick Lindert、S. Ahmed、Cyrus Tabery、Yang-Kyu Choi、Pushkar Ranade、Sriram Balasubramanian、A. Agarwal、M. Ameen を含むUC Berkeley の研究チームなど、DELTA 技術をさらに開発するための国際的な研究チームと協力し始めました。1998 年に、チームは最初のN チャネルFinFET を開発し、 17 nmプロセスまでデバイスを製造することに成功しました。翌年、彼らは最初のPチャネルFinFETを開発した。^{[ 12 ]}彼らは2000年12月の論文で「FinFET」（フィン型電界効果トランジスタ）という用語を作り出した。^{[ 13 ]} 

現在では、FinFET という用語はあまり厳密な定義を持っていません。マイクロプロセッサメーカーの中では、AMD、IBM、Freescale はダブルゲートの開発を FinFET ^{[ 14 ]}開発と表現していますが、Intel は密接に関連するトライゲートアーキテクチャを説明する際にこの用語の使用を避けています。^{[ 15 ]}技術文献では、FinFET はゲート数に関係なく、フィンベースのマルチゲートトランジスタアーキテクチャ全般を説明するために、ある程度一般的に使用されています。単一の FinFET トランジスタには、駆動力と性能を高めるために電気的に一体として動作する複数のフィンが横に並んで配置され、すべて同じゲートで覆われているのが一般的です。^{[ 16 ]}ゲートはフィン全体を覆う場合もあります。

2002年12月、 TSMC（台湾積体電路製造）は 、わずか0.7ボルトで動作する25nmトランジスタを実証した。「オメガFinFET」という名称は、ギリシャ文字のオメガ（Ω）と、ゲートがソース／ドレイン構造を包み込む形状との類似性に由来する。ゲート遅延は、N型トランジスタでわずか0.39ピコ秒（ps）、 P型トランジスタで0.88psとなっている。   

2004年、サムスン電子は「バルクFinFET」設計を実証し、FinFETデバイスの量産を可能にした。同社は90nmバルクFinFETプロセスで製造されたダイナミックランダムアクセスメモリ（DRAM ）を実証した。^{[ 12 ]} 2006年、韓国科学技術院（KAIST）と国立ナノファブセンター の韓国人研究者チームは、FinFET技術に基づいて世界最小のナノエレクトロニクスデバイスである3nmトランジスタを開発した。 ^{[ 17 ] [ 18 ]} 2011年、ライス大学の研究者Masoud RostamiとKartik Mohanramは、FINFETが2つの電気的に独立したゲートを持つことができることを実証し、回路設計者に効率的で低消費電力のゲートで設計するための柔軟性を与えた。^{[ 19 ]} 

2012年、インテルは将来の商用デバイスにFinFETの使用を開始しました。リーク情報によると、インテルのFinFETは長方形ではなく三角形という珍しい形状をしており、これは三角形の方が構造強度が高く、より確実に製造できるためか、あるいは三角柱の方が長方形の角柱よりも面積対体積比が高く、スイッチング性能が向上するためではないかと推測されています。^{[ 20 ]}

2012年9月、GlobalFoundriesは、2014年にFinFET三次元トランジスタを搭載した14ナノメートルプロセス技術を提供する計画を発表した。^{[ 21 ]}翌月、ライバル企業のTSMC は、2013年11月に16nm FinFETの生産を早期に開始するか、「リスク」を負うと発表した。^{[ 22 ]}

2014年3月、TSMCは16nm FinFETダイオンウェハ製造プロセスをいくつか実装間近であることを発表した。^{[ 23 ]}

• 16  nm FinFET (2014年第4四半期)
• 16  nm FinFET+ ( 2014年第4四半期頃)
• 16nm  FinFET「ターボ」（2015～2016年頃と推定）。

AMDは2016年6月にPolarisチップアーキテクチャを採用し、14nm  FinFETで製造されたGPUをリリースした。 ^{[ 24 ]}同社は、グラフィックス、ゲーム、仮想現実、マルチメディアアプリケーションで安定したフレームレートを提供すると同時に、「電力効率の世代的な飛躍」を実現する設計を目指してきた。^{[ 25 ]}

2017年3月、サムスンとeSiliconは、2.5Dパッケージの14nm FinFET ASICの製造テープアウトを発表した。 ^{[ 26 ] [ 27 ]} 

ゲートオールアラウンドFET（GAAFET）は、7nm以下のサイズで動作できるため、FinFETの後継技術と言えます 。IBMは5nmプロセス技術の実証にGAAFETを使用しました。

GAAFETは、周囲ゲートトランジスタ（SGT）とも呼ばれ、^{[ 44 ] [ 45 ]}概念的にはFinFETに似ていますが、ゲート材料がチャネル領域を四方から囲んでいる点が異なります。設計によっては、ゲートオールアラウンドFETは2つまたは4つの有効ゲートを持つことができます。ゲートオールアラウンドFETは、理論的にも実験的にも特性評価に成功しています。[46][47] また、シリコンよりも電子移動度が高いInGaAs^{ナノワイヤ上にエッチングすること}にも成功しています。 ^{[ 48 ]}

ゲートオールアラウンド (GAA) MOSFET は、1988 年に富士雄増岡、高戸浩、須野内和正を含む東芝の研究チームによって初めて実証され、彼らは「周囲ゲートトランジスタ (SGT)」と呼ばれる垂直ナノワイヤ GAAFET を実証しました。 ^{[ 49 ] [ 50 ] [ 45 ]}フラッシュメモリの発明者として最もよく知られている増岡は、後に東芝を離れ、2004 年に東北大学とともに周囲ゲート技術の研究を行うために Unisantis Electronics を設立しました。^{[ 51 ]} 2006 年に、韓国科学技術院(KAIST) と国立ナノファブセンターの韓国人研究者チームが、ゲートオールアラウンド (GAA) FinFET 技術に基づいて、世界最小のナノエレクトロニクスデバイスである3 nmトランジスタを開発しました。 ^{[ 52 ] [ 18 ]} GAAFET トランジスタは、高誘電率/金属ゲート材料を使用する可能性があります。最大7枚のナノシートを用いたGAAFETが実証されており、これにより性能の向上やデバイスフットプリントの縮小が可能となる。GAAFETにおけるナノシートの幅は制御可能であり、デバイス特性の調整が容易になる。^{[ 53 ]}

 2020年現在、サムスンとインテルはGAAFETトランジスタ（特にMBCFETトランジスタ）の量産計画を発表している一方、TSMCはGAAFETトランジスタを開発しているにもかかわらず、3nmノードでFinFETを使い続けると発表している^{[ 54 ]}。^{[ 55 ]}

プレーナー型トランジスタは数十年にわたり集積回路の中核を担ってきましたが、その間、個々のトランジスタのサイズは着実に縮小してきました。サイズが小さくなるにつれて、プレーナー型トランジスタは望ましくない短チャネル効果、特に「オフ状態」のリーク電流の影響を受けやすくなり、デバイスに必要なアイドル電力が増加します。^{[ 63 ]}

マルチゲートデバイスでは、チャネルは複数の表面上の複数のゲートに囲まれています。そのため、チャネルに対する電気的制御が向上し、「オフ状態」のリーク電流をより効果的に抑制できます。複数のゲートにより、「オン」状態の電流（駆動電流とも呼ばれる）も増加します。マルチゲートトランジスタは、固有ゲインが高く、チャネル長変調が低いため、アナログ性能も向上します。^{[ 64 ]}これらの利点により、消費電力が低減され、デバイス性能が向上します。非平面デバイスは、従来の平面トランジスタよりもコンパクトであるため、トランジスタ密度が高くなり、マイクロエレクトロニクス全体の小型化につながります。

BSIMCMG106.0.0 ^{[ 65 ] は}、 UC Berkeley BSIM Groupによって 2012 年 3 月 1 日に正式にリリースされたFinFET の最初の標準モデルです。BSIM-CMG はVerilog-Aで実装されています。有限ボディ ドーピングを伴う真性モデルと外因性モデルの両方について、物理的な表面電位ベースの定式化が導出されています。ソース端とドレイン端の表面電位は、ポリ空乏と量子力学的効果を用いて解析的に解かれています。有限ボディ ドーピングの影響は、摂動アプローチによって捉えられています。解析的な表面電位解は、2 次元デバイス シミュレーションの結果とよく一致しています。チャネル ドーピング濃度が無視できるほど低い場合は、特定のフラグ (COREMOD = 1) を設定することで計算効率をさらに向上させることができます。

このモデルは、マルチゲート（MG）トランジスタの重要な挙動をすべて捉えています。ポアソン方程式の解には体積反転が含まれているため、その後のI-V特性の定式化で体積反転効果が自動的に考慮されます。MG MOSFETのボディにおける静電ポテンシャルの解析により、短チャネル効果（SCE）のモデル方程式が得られました。エンドゲート（トップゲート/ボトムゲート）（トリプルゲートまたはクワッドゲート）からの追加の静電制御も、短チャネルモデルに含まれています。

•  IntelがIvy Bridgeの22nmアーキテクチャで使用されている3D（「トライゲート」）チップとトランジスタ設計について解説するビデオ