プロセスコーナー

半導体製造 において、プロセスコーナーは実験計画法 (DoE)技術の一例であり、集積回路設計を半導体ウェーハに適用する際に使用される製造パラメータの変動を指す。プロセスコーナーは、ウェーハ上にエッチングされた回路が正しく機能しなければならないパラメータ変動の極限を表す。これらのプロセスコーナーで製造されたデバイス上で動作する回路は、仕様よりも遅くまたは速く動作し、温度や電圧は低すぎたり高すぎたりする可能性があるが、回路がこれらのプロセス極限のいずれにおいてもまったく機能しない場合は、設計マージンが不十分であるとみなされる。^[1]

集積回路設計の堅牢性を検証するために、半導体メーカーはコーナー ロット (これらの極端な条件に合わせてプロセス パラメータを調整したウェーハのグループ) を製造し、これらの特別なウェーハから製造したデバイスを、特性評価と呼ばれるプロセスで組み合わせ (2 つまたは 3 つすべて) で適用したさまざまな環境条件 (電圧、クロック周波数、温度など) でテストします。これらのテストの結果は、シュムー プロットと呼ばれるグラフ作成手法を使用してプロットされ、特定の環境条件の組み合わせでデバイスが故障し始める境界限界を明確に示します。

コーナーロット解析は、プロセス変動が、ある論理状態から別の論理状態への遷移中のトランジスタのスイッチング速度に直接影響を与えるため、デジタル エレクトロニクスで最も効果的です。これは、アンプなどのアナログ回路には関係ありません。

超大規模集積回路（VLSI） マイクロ プロセッサの設計と半導体製造において、プロセスコーナーはシリコンウェーハ上のトランジスタの公称ドーピング濃度（およびその他のパラメータ^[2] ）からの3シグマまたは6シグマの変動を表します。この変動はデジタル信号のデューティサイクルとスルーレートに大きな変化を引き起こし、システム全体の 壊滅的な障害を引き起こす可能性があります。

変動は、ウェーハを輸送する際のクリーンルーム内の湿度や温度のわずかな変化や、ウェーハの中心に対する ダイの位置など、さまざまな理由で発生する可能性があります。

回路図領域で作業する場合、通常はフロントエンドオブライン(FEOL) プロセスコーナーのみを扱います。これらのコーナーはデバイスのパフォーマンスに影響するからです。ただし、バックエンドオブライン (BEOL) の寄生成分に影響する直交するプロセスパラメータのセットがあります。

プロセス コーナーの命名規則の 1 つは、2 文字の指定子を使用することです。最初の文字は N チャネルMOSFET ( NMOS ) コーナーを指し、2 番目の文字は P チャネル ( PMOS ) コーナーを指します。この命名規則では、標準、高速、低速の3 つのコーナーが存在します。高速コーナーと低速コーナーは、それぞれ通常よりも高いキャリア移動度と低いキャリア移動度を示します。たとえば、 FSと指定されたコーナーは、高速 NFET と低速 PFET を示します。

したがって、考えられるコーナーは 5 つあります。標準-標準 (TT) (実際には n 対 p 移動度グラフのコーナーではありませんが、とにかくコーナーと呼ばれます)、高速-高速 (FF)、低速-低速 (SS)、高速-低速 (FS)、低速-高速 (SF) です。最初の 3 つのコーナー (TT、FF、SS) は、両方のタイプのデバイスが均等に影響を受け、通常、回路の論理的正確性に悪影響を与えないため、偶数コーナーと呼ばれます。結果として得られるデバイスは、より遅いクロック周波数またはより速いクロック周波数で動作することができ、そのように分類されることがよくあります。最後の 2 つのコーナー (FS、SF) は「スキュー」コーナーと呼ばれ、懸念の原因となります。これは、1 つのタイプの FET が他のタイプよりもはるかに速く切り替わるためであり、この不均衡なスイッチング形式により、出力の 1 つのエッジのスルーが他のエッジよりもはるかに小さくなることがあります。ラッチングデバイスは、ロジック チェーンに誤った値を記録する可能性があります。

FET自体に加えて、より小さなテクノロジー ノードで現れるオンチップ変動 (OCV) 効果は他にもあります。これには、オンチップ相互接続やビア構造に対するプロセス、電圧、温度 (PVT) 変動効果が含まれます。

抽出ツールには、プロセス ターゲットの公称断面積を反映する公称コーナーがよくあります。次に、コーナーcbestとcworstが作成され、許容されるプロセス変動内の最小および最大の断面積をモデル化しました。単純な思考実験により、垂直間隔が最大の最小断面積が、最小の結合容量を生成することがわかります。CMOS デジタル回路は抵抗よりも容量の影響を受けやすいため、この変動は当初許容されていました。プロセスが進化し、配線の抵抗がより重要になるにつれて、抵抗の最小および最大の断面積をモデル化するために、追加のrcbestとrcworstが作成されました。ただし、1 つの変更点は、断面積抵抗が酸化膜厚 (配線間の垂直間隔) に依存しないことです。そのため、rcbestには最大値が使用され、rcworstには最小値が使用されます。

これらの変動の影響に対処するために、現代の技術プロセスでは、すべての（または少なくとも TT、FS、および SF）プロセス コーナーに対してSPICEまたはBSIM シミュレーションモデルが提供されることが多く、これにより回路設計者は、設計がレイアウトされる前だけでなく、レイアウト後（寄生抽出を介して）テープアウトされる前にもコーナースキューの影響を検出できます。

• 米国特許番号 6606729 - コーナーシミュレーション方法