フィン電界効果トランジスタ

フィン電界効果トランジスタ( FinFET ) は、マルチゲートデバイス、つまり基板上に構築されたMOSFET (金属酸化膜半導体電界効果トランジスタ) であり、ゲートがチャネルの 2、3、または 4 辺に配置されるか、チャネルの周囲 (ゲートが全周) に巻き付けられ、二重またはマルチゲート構造を形成します。これらのデバイスは、ソース/ドレイン領域がシリコン表面にフィンを形成するため、「FinFET」という総称が付けられています。FinFET デバイスは、平面CMOS (相補型金属酸化膜半導体) 技術よりもスイッチング時間が大幅に高速で、電流密度も高くなっています。^[1]

FinFETは非平面トランジスタ、つまり「3D」トランジスタの一種です。^{[2]これは現代の}ナノ電子 半導体デバイス製造の基礎です。FinFETゲートを利用したマイクロチップは2010年代前半に初めて商品化され、14 nm、10 nm、7 nmプロセスノードで主流のゲート設計になりました。

単一のFinFETトランジスタには、複数のフィンが並んで配置され、すべて同じゲートで覆われ、電気的に1つとして機能するのが一般的です。フィンの数を変えることで駆動力と性能を調整することができ、^[3]フィンの数が増えるほど駆動力が増加します。^[4]

ダブルゲート 薄膜トランジスタ（TFT）の概念は、1967年にHR Farrah（Bendix Corporation ）とRF Steinbergによって提案されました。 ^[5]ダブルゲートMOSFETは、後に電気技術研究所（ETL）の関川俊弘によって、平面型XMOSトランジスタを説明する1980年の特許で提案されました。^[6]関川は1984年にETLで林豊とともにXMOSトランジスタを製造しました。彼らは、完全空乏型シリコンオンインシュレータ（SOI）デバイスを互いに接続された2つのゲート電極の間に挟むことで、短チャネル効果を大幅に低減できることを実証しました。^{[7] [8]}

最初の FinFET トランジスタタイプは「空乏型リーンチャネルトランジスタ」(DELTA) トランジスタと呼ばれ、 1989 年に日立中央研究所の久本大、加賀徹、川本善文、武田英治によって日本で初めて製造されました。 ^{[7] [9] [10]}トランジスタのゲートは、半導体チャネルフィンの上部と側面の両方、または側面のみを覆い、電気的に接触することができます。前者はトライゲート トランジスタ、後者はダブルゲート トランジスタと呼ばれます。ダブルゲート トランジスタでは、オプションで各側面を 2 つの異なる端子または接点に接続できます。このバリアントはスプリット トランジスタと呼ばれます。これにより、トランジスタの動作をより細かく制御できます。

インドネシアのエンジニア、エフェンディ・レオバンドンはミネソタ大学在学中に、1996年の第54回デバイス研究会議でスティーブン・Y・チョウと共著で論文を発表し、幅の広いCMOSトランジスタを狭い幅の多くのチャネルに分割することでデバイスのスケーリングが向上し、有効デバイス幅が広がることでデバイス電流が増加するという利点を概説した。^[11]この構造は、現代のFinFETの外観です。デバイス幅は狭くすることでいくらか犠牲になりますが、狭いフィンの側壁の伝導性が、背の高いフィンの損失を補って余りあるものです。^{[12] [13]このデバイスのチャネル幅は}35nm、チャネル長は70nmでした。^[11]

ディグ・ヒサモトのDELTAトランジスタの研究の可能性は国防高等研究計画局（DARPA）の注目を集め、1997年にカリフォルニア大学バークレー校の研究グループにDELTA技術に基づくディープサブミクロントランジスタの開発を委託した。 ^[14]このグループはヒサモトとTSMCのチェンミン・フーが率いていた。チームは1998年から2004年の間に以下のブレークスルーを達成した。 ^[15]

• 1998 – N チャネルFinFET ( 17 nm ) – Digh Hismoto、Chenming Hu、Tsu-Jae King Liu、Jeffrey Bokor、Wen-Chin Lee、Jakub Kedzierski、Erik Anderson、Hideki Takeshi Takeshi、Kazuya Asano ^[16]
• 1999 – P チャネルFinFET (サブ 50 nm ) – Digh Hismoto、Chenming Hu、Xuejue Huang、Wen-Chin Lee、Charles Kuo、Leland Chang、Jakub Kedzierski、Erik Anderson、Hideki Takeshi Takeshi ^[17]
• 2001 – 15 nm FinFET – Chenming Hu、Yang-Kyu Choi、Nick Lindert、P. Xuan、S. Tang、D. Ha、Erik Anderson、Tsu-Jae King Liu、Jeffrey Bokor ^[18]
• 2002 – 10 nm FinFET – シブリー・アーメド、スコット・ベル、サイラス・タベリー、ジェフリー・ボコール、デビッド・カイザー、チェンミン・フー、ツジェ・キング・リウ、ビン・ユー、リーランド・チャン^[19]
• 2004 – High-κ /メタルゲートFinFET – D. Ha、Hideki Takeshi Takeshi、Yang-Kyu Choi、Tsu-Jae King Liu、W. Bai、D.-L.クォン、A. アガルワル、M. アミーン

彼らは2000年12月の論文で「FinFET」（フィン電界効果トランジスタ）という用語を作り出した。^[20]これはSOI基板上に構築された非平面のダブルゲートトランジスタを説明するために使用された。^[21]

2006年、韓国科学技術院（KAIST）と国立ナノファブセンターの韓国研究者チームは、ゲートオールアラウンド（GAA）FinFET技術をベースにした世界最小のナノ電子デバイスである3nmトランジスタを開発しました。 ^{[22] [23]} 2011年、ライス大学の研究者であるマソウド・ロスタミとカルティック・モハンラムは、FinFETが2つの電気的に独立したゲートを持つことができることを実証しました。これにより、回路設計者は効率的で低消費電力のゲートでより柔軟に設計できるようになります。^[24]

2020年、胡晨明氏はFinFETの開発によりIEEE名誉賞を受賞した。電気電子学会（IEEE）は、FinFETがトランジスタを3次元化し、ムーアの法則を拡張したと評価した。^[25]

わずか 0.7ボルトで動作する業界初の 25 ナノメートル トランジスタは、 2002 年 12 月にTSMCによって実証されました。ギリシャ文字の「オメガ」とゲートがソース/ドレイン構造を包み込む形状の類似性から名付けられた「オメガ FinFET」設計のゲート遅延は、N 型トランジスタでわずか 0.39ピコ秒(ps)、P 型で 0.88 ps です。

2004年、サムスンはFinFETデバイスの量産を可能にする「バルクFinFET」設計を実証した。同社は90nmバルクFinFETプロセスで製造されたダイナミックランダムアクセスメモリ（DRAM）を実証した。 ^[15] 

2011年にインテルはトライゲートトランジスタを実証した。これはゲートがチャネルの3辺を囲むもので、平面トランジスタに比べてエネルギー効率が向上し、ゲート遅延が短縮され、パフォーマンスが向上するという。^{[26] [27] [28]}

22nm以下の商用チップは、一般的にFinFETゲート設計を採用している（ただし、プレーナープロセスは18nmまで存在し、12nmは開発中）。Intelのトライゲートバリアントは、2011年にIvy Bridgeマイクロアーキテクチャ向けに22nmで発表された。^[29]これらのデバイスは2012年以降に出荷された。2014年以降、14nm（または16nm）では、大手ファウンドリ（TSMC、Samsung、GlobalFoundries）がFinFET設計を採用した。

2013年にSKハイニックスは16nmプロセスの商業量産を開始し 、^[30] TSMCは16nm  FinFETプロセスの生産を開始し、^[31]サムスン電子は10nm プロセスの生産を開始しました。^[32] TSMCは2017年に7nmプロセスの生産を開始し、 ^{[33]サムスン}は2018年に5nmプロセスの生産を開始しました。^[34] 2019年、サムスンは2021年までに3nm GAAFETプロセス の商業生産計画を発表しました。^[35] FD-SOI（完全空乏型シリコンオンインシュレータ）は、FinFETの潜在的な低コストの代替品と見なされています。^[36]

ナノエレクトロニクスFinFET半導体メモリの商業生産は2010年代に始まりました。^[1]  2013年にSK Hynixは16nm NANDフラッシュメモリの量産を開始し、^[30]サムスン電子は10nm マルチ レベルセル（MLC）NANDフラッシュメモリの生産を開始しました。^[32] 2017年にTSMCは7nmプロセスを使用してSRAMメモリの生産を開始しました。 ^[33]

• トランジスタ数

• 「シリコン時代：半導体デバイス産業の動向」、2022年