機能サイズ
特徴サイズ（またはプロセスサイズ）は、半導体製造プロセスでパターン化できる最小のラインの幅によって決まります。この測定値はライン幅として知られています。[ 13 ] [ 14 ] [ 15 ] は 、半導体製造プロセスの特徴サイズに基づいて、半導体デバイスのさまざまな部分の面積の測定値として使用されます。多くの半導体デバイスはセルと呼ばれるセクションで設計されており、各セルは、データを格納するメモリセルなど、デバイスの小さな部分を表します。したがって、F2は 、これらのセルまたはセクションが占める面積を測定するために使用されます。[ 16 ]
特定の半導体プロセス には、チップの各層上のフィーチャの最小サイズ（幅またはCD/クリティカルディメンション）と間隔に関する特定のルールがあります。通常、新しい半導体プロセスでは、最小サイズが小さく、間隔が狭くなります。場合によっては、これにより、現在製造されているチップ設計の単純なダイシュリンク によって、新しい設計の費用をかけずに、コストを削減し、パフォーマンスを向上させ、[ 17 ]
初期の半導体プロセスでは、世代ごとに任意の名前が付けられていました（例：HMOS I/II/III/IV、CHMOS III/III-E/IV/V）。その後、各新世代プロセスは、プロセスのトランジスタゲート長のナノメートル（または歴史的にはマイクロメートル）単位の最小特徴サイズで指定されるテクノロジーノード[18]またはプロセスノード[19][20]として知られるよう になり ました 。 たとえば、 「 90 nm 」 など です。 しかし 、1994 以降 はそうではなくなり[ 21 ] 半導体国際技術ロードマップ を参照）は、機能的な特徴サイズやトランジスタ密度（単位面積あたりのトランジスタ数）との標準化された関係を持たないマーケティング用語になっています[ 22 ] 。
当初、トランジスタのゲート長はプロセスノード名（例：350 nmノード）が示唆するよりも小さかったが、この傾向は2009年に逆転した。 [ 21 ] 10 nmプロセスは 、実際には7 nmの幅の特徴（ FinFET フィン の先端）を持っている ため、Intelの10 nmプロセスは、トランジスタ密度においてTSMC の7 nmプロセス と似ている。別の例として、GlobalFoundriesの12 nmおよび14 nmプロセスは、同様の特徴サイズを持っている。[ 23 ] [ 24 ] [ 22 ]
歴史
20世紀 1957年にフロッシュとデリックによって作られた半導体酸化物トランジスタの図[ 25 ] 1955年、ベル電話研究所 で働いていたカール・フロッシュ とリンカーン・デリックは、シリコンウェハ上に偶然二酸化ケイ素の層を成長させ、その表面パッシベーション効果を観察した。[ 26 ] [ 27 ] [ 25 ] ショックレー半導体 では、ショックレーは1956年12月に、後にフェアチャイルド半導体で1959年に平面型プロセスを発明する ジャン・ホーニ を含むすべての上級スタッフに、彼らの論文のプレプリント を回覧した。[ 28 ] [ 29 ] [ 30 ] [ 31 ] [ 32 ] [ 33 ]
1948年、バーディーンは反転層を持つ絶縁ゲートトランジスタ（IGFET）の特許を取得しました。バーディーンの概念は、今日のMOSFET 技術の基礎となっています。[ 34 ] CMOSは 、 1963年にフェアチャイルド・セミコンダクター のチータン・サ とフランク・ワンラス によって開発されました。 [ 35 ] [ 36 ] RCA によって商用化されました。 [ 35 ] 4000シリーズ集積回路 にCMOSを商用的に使用し、最初は20μmプロセスから始め、その後数年間かけて徐々に10μmプロセスへとスケールダウンしました。 [ 37 ] [ 38 ]
1963年、ハロルド・M・マナセビットは、 ノースアメリカン・アビエーション （現在のボーイング ）のオートネティクス 部門で働いていた際に、サファイア上にシリコン をエピタキシャル成長させることを初めて記録した。1964年、彼は同僚のウィリアム・シンプソンと共に、その研究結果をJournal of Applied Physics に発表した。[ 39 ] 1965年、CW・ミューラーとPH・ロビンソンは、 RCA研究所 でシリコン・オン・サファイア・プロセスを用いてMOSFET（金属酸化物半導体電界効果トランジスタ）を製造した。[ 40 ]
半導体デバイスの製造は、1960年代のテキサス州 とカリフォルニア州 から始まり、その後、アジア 、ヨーロッパ 、中東を 含む世界の他の地域へと広がっていった。
ウェハーのサイズは、 1960年の25 mm (1 インチ) から、1969年の50 mm (2 インチ)、 1976年の100 mm (4 インチ)、 1981年の125 mm (5 インチ)、 1983年の150 mm (6 インチ)、1992年の200 mmへと、時間の経過とともに大きくなっています。 [ 41 ] [ 42 ]
2インチウェーハの時代には、ウェーハはピンセットで手作業で扱われ、特定のプロセスに必要な時間だけ手で保持されていました。ウェーハを汚染する可能性のある粒子の発生が少ないため、ピンセットは真空ワンドに置き換えられました[ 43 ] mmに大きくなると、カセット全体が均一に浸漬されないことが多くなり、ウェーハ全体の結果の品質を制御することが難しくなりました。150 mmウェーハが登場する頃には 、カセットは浸漬されず、ウェーハを保管するためのウェーハキャリアおよびホルダーとしてのみ使用され、ウェーハの取り扱いにはロボットが普及しました。 200 mmウェーハの場合、ウェーハカセットは重いため、手作業での取り扱いは危険になります。[ 44 ]
1970年代と1980年代には、いくつかの企業が半導体製造技術をバイポーラ からMOSFET技術に移行しました。半導体製造装置は1978年以来高価であると考えられています。[ 45 ] [ 46 ] [ 47 ] [ 48 ]
1984年、KLAは 初の自動レチクルおよびフォトマスク検査ツールを開発した。[ 49 ] [ 50 ]
1985年、SGS（現在のSTマイクロエレクトロニクス ）は、バイポーラ、CMOS、DMOSデバイスを使用した半導体製造プロセスであるBCD（ BCDMOS とも呼ばれる）を発明した。[ 51 ] アプライドマテリアルズは、 最初の実用的なマルチチャンバーまたはクラスタウェーハ処理ツールであるPrecision 5000を開発した。[ 52 ]
1980年代までは、物理蒸着法がウェハ上に材料を堆積させる主要な技術でしたが、化学蒸着法が登場しました。[ 53 ] 拡散ポンプを備えた装置は、ターボ分子ポンプを 使用する装置に置き換えられました。後者は、真空処理中にウェハを汚染することが多いオイルを使用しないためです。[ 54 ]
直径200 mm のウェーハは 1990 年に初めて使用され、 2000 年に直径 300 mm のウェーハが導入されるまで標準となりました。 [ 55 ] [ 56 ] ブリッジ ツールは、150 mm ウェーハから 200 mm ウェーハへの移行[ 57 ] および 200 mm ウェーハから 300 mm ウェーハへの移行[ 58 ] [ 59 ] で使用されました。半導体業界は、チップの需要増加に対応するために、ウェーハが大きくなるとウェーハあたりの表面積が大きくなるため、より大きなウェーハを採用しました。[ 60 ] [ 61 ] MEMS デバイスなど、高度ではない多くの製品は依然として 200 mm ウェーハで製造されています。[ 62 ]
洗浄[ 63 ] [ 64 ] [ 65 ] [ 66 ] [ 67 ] [ 68 ] [ 69 ] [ 70 ] [ 71 ] [ 72 ] [ 57 ] 。
21世紀 アリゾナ州チャンドラーにあるインテルの施設 半導体産業は 今日、グローバルなビジネスです。大手半導体メーカーは通常、世界中に拠点を持っています。世界最大の半導体メーカーであるサムスン電子は、韓国と米国に拠点を持っています。2番目に大きいメーカーである インテルは 、米国だけでなくヨーロッパとアジアにも拠点を持っています。世界最大のファウンドリ専業である TSMCは 、台湾、中国、シンガポール、米国に拠点を持っています。クアルコム とブロードコムは 、TSMCなどの企業に生産を委託している大手ファブレス半導体企業です。 [ 73 ] [ 74 ] [ 75 ]
シリコン・オン・インシュレーター （SOI）技術は、 2001年以降に製造されたAMD の130nm 、90nm 、 65nm、45nm 、32nm のシングル、デュアル、クアッド、6コア、8コアプロセッサで使用されています。 [ 76 ] 2001年に200mmウェハから300mmウェハへの移行の際には、200mmウェハと300mmウェハ の両方を処理できるブリッジツールが多数使用されました。[ 77 ] [ 78 ]
2006年には、450 mmウェーハが2012年に採用され、675 mmウェーハが2021年までに使用されると予想されていた。[ 79 ]
半導体フォトマスクまたはレチクル 2009 年以降、「ノード」は、ゲート長、メタル ピッチ、ゲート ピッチとは何の関係もなく、新しい世代のプロセス技術を示すマーケティング目的の商用名となっています。[ 80 ] [ 81 ] [ 82 ] GlobalFoundries の7 nmプロセスは Intel の 10 nm プロセス と似ており、そのため、従来のプロセス ノードの概念は曖昧になっています。[ 83 ] Intel の 14 nm よりわずかに高密度です。実際には、Intel の 10 nm プロセスよりも Intel の 14 nm プロセスにずっと近いです(たとえば、Samsung の 10 nm プロセスのフィン ピッチは、Intel の 14 nm プロセスと同じ42 nm です)。[ 84 ] [ 85 ] [ 86 ] [ 87 ] [ 88 ]
2011年、インテルは 、ゲートがチャネルを3面囲むFinFET（Fin電界効果トランジスタ ）を実証しました。これ により、22nmノードのプレーナー型トランジスタよりもエネルギー効率とゲート遅延が低減され、パフォーマンスが向上しました。これは、1面のみがチャネルとして機能するプレーナー型トランジスタが、短チャネル効果の影響を受け始めたためです。[ 89 ] [ 90 ] [ 91 ] [ 92 ] [ 93 ] ノードで非常に低濃度にドープされたプレーナー型トランジスタを使用しています。[ 94 ]
2018 年までに、 FinFET の最終的な代替として多くのトランジスタ アーキテクチャが提案されました。そのほとんどはGAAFET の概念に基づいています。[ 95 ] [ 96 ] [ 97 ] [ 98 ] [ 99 ] [ 100 ] [ 101 ] [ 102 ] [ 103 ] [ 104 ]
2019年現在、14 nmプロセス と10 nmプロセスの チップは、Intel、UMC 、TSMC、Samsung、Micron 、SK Hynix 、Toshiba Memory 、GlobalFoundriesによって量産されており、7 nmプロセスの チップはTSMCとSamsungによって量産されているが、7 nmノードの定義はIntelの10 nmプロセスと似ている。5 nmプロセスは 2018年にSamsungによって生産が開始された。[ 105 ] トランジスタ密度 が最も高いノードはTSMCの5 [ 106 ] [ 107 ] 3 nmプロセス ノードを生産する計画を発表した。 GlobalFoundriesは、12nmを超える新ノードの開発を中止し、リソースを節約することを決定した。これは、12nm以下の 注文に対応するための新しいファブを設立することが同社の財政能力を超えていると判断したためである。[ 108 ]
2020年から2023年にかけて、世界的にチップ不足 が発生しました。COVID-19パンデミックによるこの不足の間、多くの半導体メーカーは従業員が会社の敷地外に出ることを禁止しました。[ 109 ] [ 110 ] [ 111 ] [ 112 ] [ 113 ] [ 114 ] [ 115 ]
手順一覧 これは、現代の電子機器の製造過程で何度も使用される処理技術のリストです。このリストは必ずしも特定の順序を意味するものではなく、また、製造中にすべての技術が使用されることを意味するものでもありません。実際には、どの技術が使用されるか、またその順序は、ファウンドリのプロセス提供内容や、統合デバイスメーカー （IDM）が自社製品のために提供するプロセスに特有のものであることが多く、半導体デバイスにはすべての技術が必要ない場合もあります。これらのプロセスを実行するための装置は、少数の企業 によって製造されています。半導体製造工場が稼働を開始する前に、すべての装置をテストする必要があります。[ 116 ] これらのプロセスは、集積回路設計の 後に行われます。半導体工場は24時間365日稼働しており[ 117 ] [ 118 ]
ウェハ処理（フロントエンドとも呼ばれる）[ 119 ] 金型準備 ICパッケージング ICテスト さらに、ライトエッチング などの工程が行われる場合もある。
半導体製造プロセスの小型化の進展、および半導体製造プロセスノードのサイズといくつかの微細物体や可視光の波長との比較
ウェハー 一般的なウェーハは、 チョクラルスキー法 を用いて直径最大 300 mm (12 インチ弱)の単結晶 円筒形インゴット (ブール )に成長させた 極めて純度の高いシリコン から作られています。これらのインゴットは、厚さ約 0.75 mm のウェーハにスライスされ、非常に均一で平坦な表面を得るために研磨されます。製造工程では、ウェーハは多くの場合、FOUP、SMIF、またはウェーハ カセット (ウェーハ キャリア) で表されるロットにグループ化されます。FOUP と SMIF は、自動化された OHT (オーバーヘッド ホイスト トランスポート) AMHS (自動マテリアル ハンドリング システム) を使用して、製造工場内の機械や装置間で搬送できます。[ 61 ] [ 143 ]
処理 半導体デバイスの製造における様々な処理工程は、大きく分けて成膜、除去、パターニング、電気特性の改変という4つのカテゴリーに分類される。
成膜と は、ウェハ上に材料を成長、コーティング、またはその他の方法で転写するあらゆるプロセスを指します。利用可能な技術には、物理蒸着 （PVD）、化学蒸着 （CVD）、電気化学蒸着 （ECD）、分子線エピタキシー （MBE）、そして最近では原子層蒸着（ALD）などがあります。成膜には、 熱酸化 、より具体的にはLOCOSによる 酸化 膜形成も含まれると理解できます。除去と は、ウェーハから材料を除去するあらゆるプロセスを指します。例としては、エッチングプロセス（湿式 または乾式 ）や化学機械研磨 （CMP）などが挙げられます。パターニングとは、堆積した材料を成形または変更することであり、一般に リソグラフィー と呼ばれます。たとえば、従来のリソグラフィーでは、ウェーハにフォトレジストと呼ばれる化学物質を塗布します。次に、アライナーまたは ステッパー マスク 画像をウェーハ上に焦点を合わせます。露光された領域（「ポジティブ」レジストの場合）は現像液で洗い流されます。次に、ウェーハはエッチングを受け、マスクで保護されていない材料が除去されます。除去またはその他の処理の後、残ったフォトレジストは、「ドライ」ストリッピング/プラズマアッシング /レジストアッシングまたは「ウェット」レジストストリッパー化学によって除去されます。[ 144 ] [ 145 ] [ 146 ] [ 147 ] [ 148 ] [ 149 ] [ 150 ] [ 151 ] [ 152 ] 電気特性の改質は、 歴史的にトランジスタのソース とドレイン 、およびポリシリコンの ドーピングを 伴ってきた。ドーピングとは、半導体材料の原子構造に不純物を導入して電気特性を改質することである。当初は、ドーパントを含むガスを用いた900～1200℃の炉による熱拡散がウェーハのドーピングに用いられていた[ 153 ] [ 154 ] [ 155 ]。 イオン 注入は別の炉が必要であったため抵抗があった[ 156 ] [ 157 ] [ 38 ] [ 158 ] [ 38 ] 炉アニーリング [ 159 ] [ 38 ] 急速熱アニーリング (RTA) が行われます。アニーリングは当初 500 ～ 700 °C で行われていましたが、後に 900 ～ 1100 °C に上昇しました。インプランターは、一度に 1 枚のウェーハを処理することも、回転ディスクに取り付けられた最大 17 枚のウェーハを処理することもできます。[ 38 ] 電気特性の改質は、UV処理（UVP）における紫外線 照射による低誘電率絶縁体の 誘電率 の低下にも及ぶようになった。改質は酸化によって行われることが多く、例えば シリコン の局所酸化（LOCOS ）によって金属酸化物電界効果トランジスタを 製造する場合のように、半導体と絶縁体の接合部を形成するために酸化が行われる。最新のチップは、300以上の連続した処理工程を経て、最大11層以上の金属層を形成している。
半導体製造におけるレシピとは、製造工程における特定の機械でウェーハが処理される条件のリストのことである。[ 160 ] [ 161 ]
ウェーハ処理は、FEOL と BEOL の段階に分けられます。FEOL 処理とは、シリコン に直接トランジスタ を形成することです。生のウェーハは、エピタキシャル成長 によって超高純度で実質的に欠陥のないシリコン層を成長させることで加工されます。[ 162 ] [ 163 ] ロジック デバイス では、シリコン エピタキシャル成長の前に 、構築されるトランジスタの性能を向上させるための工夫が行われます。1 つの方法は、シリコン ゲルマニウム (SiGe)などのシリコン変種を堆積させる歪み工程 を導入することです。エピタキシャル シリコンが堆積されると、結晶格子が いくらか引き伸ばされ、電子移動度が向上します。もう 1 つの方法は、シリコン オ インシュレーター 寄生効果 が低減されたトランジスタが作成されます。半導体製造装置には、堆積やエッチングなどのプロセスでウェーハを処理する複数のチャンバーがある場合があります。多くの装置は、プロセス制御を改善するために、内部の窒素または真空環境下でこれらのチャンバー間でウェーハを取り扱います。[ 4 ] [ 164 ]
90nmノードでは、トランジスタ内にシリコンゲルマニウム領域を導入することで、PMOSトランジスタの駆動電流を改善するために、歪みエンジニアリングで作られたトランジスタチャネルが導入されました。20nmノードでは、NMOSトランジスタでも同様のことが行われました。[ 127 ]
2007年、インテルは45nm ノードでHKMG（高誘電率/金属ゲート）トランジスタを導入し、1970年代に金属ゲート（アルミニウムゲート）[ 165 ] 技術に取って代わったポリシリコンゲートに取って代わりました。 [ 166 ] 酸化ハフニウム（ HfO2 ）などの高誘電率誘電体は、シリコンオキシナイトライド（SiON）に取って代わり、トランジスタのスケーリングや縮小を継続しながら、トランジスタ内の大量のリーク電流を防止しました。しかし、HfO2は ポリシリコンゲートと互換性がなく、金属ゲートの使用が必要です。製造には、ゲートファーストとゲートラストの2つのアプローチが使用されました。ゲートファースト方式は、高誘電率誘電体を堆積し、次にトランジスタがNMOSかPMOSかによって仕事関数が異なる窒化タンタルなどのゲート金属を堆積し、ポリシリコンを堆積し、ゲートラインをパターニングし、ソースとドレインにイオン注入し、ドーパントをアニールし、ポリシリコンとソースとドレインをシリサイド化する工程から構成される。[ 167 ] [ 168 ] [ 169 ]
ゲートラスト方式は、まず高誘電率誘電体 を堆積し、ダミーゲートを作成し、イオン堆積とドーパントアニーリングによってソースとドレインを製造し、「インターレベル誘電体（ILD）」を堆積して研磨し、ダミーゲートを取り除いて、トランジスタがNMOSかPMOSかに応じて仕事関数が異なる金属に置き換えて、金属ゲートを作成するという手順で構成されていました。 3番目のプロセスである完全シリサイド化（FUSI）[ 170 ] [ 171 ] [ 172 ] [ 173 ] [ 174 ] [ 175 ] [ 176 ] [ 4 ] [ 177 ] [ 178 ]
16 nm/14 nm ノード以降、原子層エッチング (ALE) は他のエッチング方法よりも高い精度が得られるため、エッチングにますます使用されるようになっています。製造においては、プラズマ ALE が一般的に使用されており、これは材料を一方向に除去し、垂直な壁を持つ構造を作り出します。熱 ALE も、すべての方向に同時に等方的に材料を除去するために使用できますが、垂直な壁を作る機能はありません。プラズマ ALE は当初トランジスタのコンタクトのエッチングに採用され、7nm ノード以降はトランジスタ構造をエッチングして作るためにも使用されています。[ 126 ]
ゲート酸化膜とインプラント フロントエンド表面エンジニアリングに続いて、ゲート誘電体 （従来は二酸化ケイ素 ）の成長、ゲートのパターニング、ソースおよびドレイン領域のパターニング、そして所望の相補的な電気特性を得るためのドーパントの注入または拡散が行われます。ダイナミックランダムアクセスメモリ （DRAM）デバイスでは、この段階でストレージコンデンサ も製造され、通常はアクセストランジスタの上に積層されます（現在は廃業したDRAMメーカーであるQimondaは 、シリコン表面に深くエッチングされたトレンチを用いてこれらのコンデンサを実装していました）。
各種半導体デバイスが製造され たら、それらを相互接続して目的の電気回路を形成する必要があります。これは、BEOL（パッケージングおよびテスト段階を指すチップ製造のバックエンドとは混同しないように）と呼ばれる一連のウェーハ処理工程で行われます。BEOL処理では、誘電体層で絶縁された金属相互接続ワイヤを作成します。絶縁材料は従来、 SiO₂ またはケイ酸塩ガラス の一種でしたが、低誘電率 材料（低κ誘電体とも呼ばれる）（例えば、オキシ炭化ケイ素）が新たに使用されており、誘電率は通常2.7程度（SiO₂の3.82と比較） ですが、2.2という低い誘電率の材料もチップメーカーに提供されています。
BEoLは1995年から350nmおよび250nm ノード（0.35ミクロンおよび0.25ミクロンノード）で使用されており 、同時に化学機械研磨が採用され始めました。当時、相互接続用の2つの金属層、メタライゼーション[ 179 ] [ 180 ]
22nmノード以降、一部のメーカーは、BEoLプロセスで製造された相互接続の残りの部分にトランジスタを接続するミドルオブライン（MOL）と呼ばれる新しいプロセスを追加しました。MOLは多くの場合タングステンをベースとしており、上層と下層があります。下層はトランジスタの接合部を接続し、上層はトランジスタを相互接続に接続するタングステンプラグです。インテルは10nmノードでコンタクトオーバーアクティブゲート（COAG）を導入しました。これは、トランジスタを接続するためのコンタクトをトランジスタのゲートの近くに配置する代わりに、トランジスタのゲートの真上に直接配置してトランジスタ密度を向上させます。[ 181 ]
相互接続 平面化された銅配線の4層を通して、ポリシリコン（ピンク）、ウェル（灰色）、基板（緑）に至るまでの標準セル の合成詳細図 歴史的に、金属線はアルミニウムで 減法アルミニウム と呼ばれる）では、まずアルミニウムの膜を全面に堆積し、パターン化してからエッチングして、個々の線を残します。次に、露出した線の上に誘電体材料を堆積します。さまざまな金属層は、絶縁材料に穴（「ビア」と呼ばれる）をエッチングし、 六フッ化タングステンを用いた CVD 技術でタングステンを堆積することによって相互接続されます。この方法は、相互接続レベルの数が少ない（最大4つ）ため、 ダイナミックランダムアクセスメモリ （DRAM）などの多くのメモリチップの製造に今でも（そしてしばしば）使用されています。アルミニウムは、再結晶を防ぐために銅と合金化されることもありました。初期のチップでは、相互接続に金も使用されていました。[ 182 ]
More recently, as the number of interconnect levels for logic has substantially increased due to the large number of transistors that are now interconnected in a modern microprocessor , the timing delay in the wiring has become so significant as to prompt a change in wiring material (from aluminum to copper interconnect [ 183] low-κ insulators).[ 184] [ 185] damascene processing, which eliminates processing steps. As the number of interconnect levels increases, planarization of the previous layers is required to ensure a flat surface prior to subsequent lithography. Without it, the levels would become increasingly crooked, extending outside the depth of focus of available lithography, and thus interfering with the ability to pattern. CMP (chemical-mechanical planarization ) is the primary processing method to achieve such planarization, although dry etch back is still sometimes employed when the number of interconnect levels is no more than three. Copper interconnects use an electrically conductive barrier layer to prevent the copper from diffusing into ("poisoning") its surroundings, often made of tantalum nitride.[ 186] [ 181] [ 187]
In 2014, Applied Materials proposed the use of cobalt in interconnects at the 22nm node, used for encapsulating copper interconnects in cobalt to prevent electromigration, replacing tantalum nitride since it needs to be thicker than cobalt in this application.[ 181] [ 188]
Wafer metrology ウェーハ処理の高度にシリアル化された性質により、さまざまな処理ステップ間の計測 に対する需要が高まっています。たとえば、エリプソメトリー または反射率測定 に基づく薄膜計測は、ゲート酸化膜の厚さ、フォトレジストおよびその他のコーティングの厚さ、屈折率、消衰係数を厳密に制御するために使用されます。 [ 189 ] ダイが 多数故障している場合は、それ以上の処理のコストを回避するためにウェーハ全体が廃棄されます。仮想計測は 、物理的な測定自体を実行せずに統計的手法に基づいてウェーハの特性を予測するために使用されています。[ 2 ]
デバイステスト フロントエンドプロセスが完了すると、半導体デバイスまたはチップは、正しく機能するかどうかを判定するためにさまざまな電気的テストにかけられます。ウェーハ上のデバイスのうち、正しく動作すると判定されたデバイスの割合は、歩留まりと呼ばれます。 メーカーは通常、歩留まりを秘密にしていますが、[ 190 ] プロセス変動は 、歩留まりが低い多くの理由の 1 つです。テストは、欠陥のあるチップが比較的高価なパッケージに組み込まれるのを防ぐために実施されます。
歩留まりは、デバイス（ダイまたはチップ）のサイズと関連していることが多いが、必ずしも関連しているわけではない。例として、2019年12月にTSMCは、ダイサイズ17.92 mm 2の5nm テスト チップの平均歩留まりが約80%、ウェーハあたりのピーク歩留まりが90%以上であると発表した。ダイサイズが100 mm 2 に増加すると、歩留まりは32%に低下した。[ 191 ] 0 ）として表すことができ、通常はcm 2で ある。
製造工場では、ウェハ上のチップを 電子テスターでテストし、小さなプローブをチップに押し当てます。この装置は、不良チップごとに染料を一滴塗布してマーキングします。現在、ウェハテストデータ（結果）を中央コンピュータデータベースに記録し、最大動作周波数/クロック、チップあたりの動作コア数（完全機能）などの所定のテスト制限に従ってチップを「ビン分け」（つまり仮想ビンに分類）すれば、電子染料マーキングが可能になります。得られたビン分けデータは、ウェハマップ上にグラフ化または記録され、製造上の欠陥を追跡し、不良チップをマーキングするために使用できます。このマップは、ウェハの組み立てとパッケージングの際にも使用できます。ビン分けにより、本来なら廃棄されるはずのチップを、GPUやCPUのように下位製品に再利用できるため、デバイスの歩留まりが向上します。特に、完全に機能するチップ（例えば、すべてのコアが正しく機能するチップ）はごくわずかであるため、ビン分けは重要です。eFUSEは 、選別工程で意図したとおりに動作しなかった、あるいは市場セグメンテーション（低価格帯、中価格帯、高価格帯で同じチップを使用する）の一環として、コアなどのチップの一部を切断するために使用されることがあります。チップには予備部品が組み込まれている場合があり、これにより、複数の不良部品があってもチップがテストに完全に合格できるようになります。
チップはパッケージング後にも再度テストされます。これは、ボンディングワイヤが欠落している場合や、パッケージによってアナログ性能が変化する可能性があるためです。このテストは「最終テスト」と呼ばれます。チップはX線を用いて画像化される場合もあります。
通常、製造工場はテスト時間に応じて料金を請求し、その価格は1秒あたり数セント程度です。テスト時間は数ミリ秒から数秒まで様々で、テストソフトウェアはテスト時間を短縮するように最適化されています。多くのテスターは、ほとんどまたはすべてのテストを並列で、かつ複数のチップに対して同時に実行できるリソースを備えているため、複数チップ（複数拠点）でのテストも可能です。
チップは、テストの高速化とコスト削減のために、スキャンチェーン や「内蔵セルフテスト 」などの「テスト容易性機能」を備えて設計されることが多い。特殊なアナログ製造プロセスを用いる一部の設計では、設計で指定された抵抗値の分布を厳密にするために、テスト中にウェハをレーザーでトリミングすることもある。
優れた設計では、コーナー 動作温度 と製造工程の極端な条件が組み合わさって生じるシリコンの挙動の極値）をテストし、統計的に管理しようとします。ほとんどの設計では、少なくとも64個のコーナーに対応しています。
デバイス歩留まり デバイス歩留まりまたはダイ歩留まりとは、ウェハ上の動作するチップまたはダイの数をパーセントで表したもので、ウェハ上のチップの数（ウェハあたりのダイ数、DPW）はチップのサイズとウェハの直径によって変動するためです。歩留まりの低下とは、歩留まりの減少のことで、従来は主にダスト粒子が原因でしたが、1990年代以降は、主にプロセス変動、プロセス自体、およびチップ製造に使用されるツールが原因です。ただし、多くの古いファブでは依然としてダストが問題となっています。新しいプロセスでフィーチャサイズが縮小するにつれて、ダスト粒子が歩留まりに与える影響は大きくなっています。自動化と、生産装置内部のミニ環境、FOUP、SMIFの使用により、ダスト粒子による欠陥の削減が可能になりました。動作するチップは不良チップの代金を支払わなければならないため、動作するチップの販売価格を下げるため、またウェハ処理コストを削減するために、デバイス歩留まりを高く維持する必要があります。歩留まりは、ファブの設計と運用によっても影響を受ける可能性があります。
歩留まりを向上させるには、汚染物質と製造工程を厳密に管理する必要があります。汚染物質には、化学汚染物質や粉塵粒子などがあります。「致命的な欠陥」とは、粉塵粒子によって引き起こされ、デバイス（トランジスタなど）の完全な故障を引き起こす欠陥のことです。無害な欠陥もあります。致命的な欠陥を引き起こすには、粒子が特徴の1/5のサイズである必要があります。したがって、特徴の 幅が100 nmの場合、致命的な欠陥を引き起こすには、粒子の 幅がわずか20 nmで十分です。静電気も歩留まりに悪影響を与える可能性があります。化学汚染物質または不純物には、鉄、銅、ニッケル、亜鉛、クロム、金、水銀、銀などの重金属、ナトリウム、カリウム、リチウムなどのアルカリ金属、アルミニウム、マグネシウム、カルシウム、塩素、硫黄、炭素、フッ素などの元素が含まれます。これらの元素は歩留まりを低下させる可能性があるため、シリコンと接触しないようにすることが重要です。これらの元素をシリコンから除去するために化学混合物が使用されることがあります。異なる混合物は、異なる元素に対して効果的です。
歩留まりを推定するためにいくつかのモデルが使用されています。それらは、マーフィーのモデル、ポアソンのモデル、二項モデル、ムーアのモデル、およびシーズのモデルです。普遍的なモデルはありません。実際の歩留まり分布（不良チップの位置）に基づいてモデルを選択する必要があります。たとえば、マーフィーのモデルは、歩留まり損失がウェーハの端でより多く発生すると仮定し（動作しないチップはウェーハの端に集中している）、ポアソンのモデルは、不良ダイがウェーハ全体に比較的均等に分布していると仮定し、シーズのモデルは、不良ダイがクラスター状に集まっていると仮定します。[ 192 ]
小型ダイは製造コストが低く（ウェハ上に多くのダイが収まり、ウェハは全体として処理され価格が決定されるため）、ウェハ上の表面積が小さいため欠陥が発生する可能性が低くなり、歩留まりの向上にも役立ちます。ただし、小型ダイは大型ダイと同じ機能を実現するかそれを上回るためにはより小さなフィーチャが必要であり、小さなフィーチャは高い歩留まりを維持するためにプロセス変動の低減と純度の向上（汚染の低減）が必要です。計測ツールは製造プロセス中にウェハを検査し、歩留まりを予測するために使用され、欠陥が多すぎると予測されるウェハは処理コストを削減するために廃棄される場合があります。[ 190 ]
金型準備 テスト後、ウェーハは通常、「バックラップ」[ 119 ] : [ 193 ] ウェーハダイシング として知られるプロセスで個々のダイに分割されます。良品でマーキングのないチップのみがパッケージ化されます。
パッケージ ダイの機能テストとビン分けの後、パッケージングが行われます。プラスチックまたはセラミックのパッケージングでは、ダイをマウントし、ダイ/ボンドパッドをパッケージのピンに接続し、ダイを密封します。パッドとピンを接続するために、極細のボンドワイヤ が使用されます。昔（1970年代）はワイヤを手作業で接続していましたが、現在では専用の機械がこの作業を行います。従来、これらのワイヤは金で構成されており、はんだメッキ された銅のリードフレーム （「リードフレーム」と発音）につながっていました。鉛は有毒であるため、現在では RoHS指令 により鉛フリーの「リードフレーム」が義務付けられています。従来、ボンドパッドはダイの端に配置されていましたが、フリップチップ パッケージングを使用すると、ボンドパッドをダイの表面全体に配置できます。
チップスケールパッケージ （CSP）は、もう一つのパッケージング技術です。ほとんどのパッケージと同様に、プラスチック製のデュアルインラインパッケージは 、内部に収められた実際のダイよりもはるかに大きいサイズですが、CSPチップはダイとほぼ同じサイズです。CSPは、ウェハをダイシングする前に、各ダイごとに製造することができます。
パッケージ化されたチップは、パッケージング中に損傷を受けていないこと、およびダイとピンの相互接続操作が正しく行われたことを確認するために再テストされます。次に、レーザーがパッケージにチップの名前と番号をエッチングします。ダイのテストとパッケージング、それに続く完成したパッケージ化されたチップの最終テストを含む一連のステップは、半導体製造のバックエンド[ 119 ] [ 194 ] [ 195 ] [ 196 ]
危険物 製造工程では多くの有害物質が使用されている。[ 197 ]
作業員がこれらの危険な物質に直接さらされないようにすることが極めて重要です。IC製造業界で一般的な高度な自動化は、暴露のリスクを軽減するのに役立ちます。ほとんどの製造施設では、作業員と環境へのリスクを管理するために、湿式スクラバー、燃焼器、加熱吸収カートリッジなどの排気管理システムを採用しています。[ 202 ] [ 203 ] [ 204 ]
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