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半導体製造 において、3nmプロセスは5nm MOSFET（金属酸化物半導体電界効果トランジスタ）技術ノードに続く次のダイシュリンクです。韓国のチップメーカーSamsungは、3GAAと呼ばれる3nmゲートオールアラウンド（GAA）プロセスの出荷を2022年半ばに開始しました。[1] [2] 2022年12月29日、台湾のチップメーカーTSMCは、 3nm半導体ノード（N3）を使用した量産が良好な歩留まりで進行中であると発表した。[3]「N3E」と呼ばれる強化された3nmチッププロセスは、2023年に生産を開始した可能性があります。[4]アメリカのメーカーIntelは、2023年に3nm生産を開始する予定でした。[5] [6] [7]
サムスンの3nmプロセスは、マルチゲートMOSFET技術の一種であるGAAFET（ゲートオールアラウンド電界効果トランジスタ）技術に基づいていますが、TSMCの3nmプロセスでは、TSMCがGAAFETトランジスタを開発しているにもかかわらず、依然としてFinFET （フィン電界効果トランジスタ）技術を使用しています。 [8 ] [9]具体的には、サムスンは、MBCFET（マルチブリッジチャネル電界効果トランジスタ）と呼ばれるGAAFETの独自のバリアントを使用する予定です。[10] Intelのプロセス（「nm」サフィックスなしで「Intel 3」と呼ばれます）は、ワットあたりのパフォーマンスの向上、 EUVリソグラフィーの使用、電力と面積の改善の点で、以前のプロセスノードと比較して、FinFET技術の改良、強化、最適化されたバージョンを使用します。[11]
「3ナノメートル」という用語は、トランジスタの実際の物理的特徴（ゲート長、金属ピッチ、ゲートピッチなど）とは直接関係がありません。IEEE Standards Association Industry Connectionが発行したデバイスとシステムの国際ロードマップの2021年更新に含まれる予測によると、3nmノードでは、コンタクトゲートピッチが48ナノメートル、最も狭い金属ピッチが24ナノメートルになると予想されています。[12]
しかし、実際の商業慣行では、3nmは主に個々のマイクロチップ製造業者（ファウンドリ）によるマーケティング用語として使用され、トランジスタ密度の向上（つまり、より高度な小型化）、速度の向上、消費電力の削減の観点から、シリコン半導体チップの新しい改良世代を指します。[13] [14] 3nmノードを定義する数字については、さまざまな製造業者間で業界全体の合意はありません。[15]通常、チップ製造業者は比較のために自社の以前のプロセスノード（この場合は5nmノード）を参照します。たとえば、TSMCは、3nm FinFETチップは以前の5nm FinFETチップと比較して、同じ速度で消費電力を25〜30％削減し、同じ電力で速度を10〜15％向上し、トランジスタ密度を約33％向上すると述べています。[16] [17]一方、サムスンは、3nmプロセスでは従来の5nmプロセスと比較して、消費電力が45％削減され、性能が23％向上し、表面積が16％減少すると述べている。[18] EUVリソグラフィーは3nmで新たな課題に直面しており、マルチパターニングの使用が必要になる。[19]
歴史
研究と技術のデモ
2003年、NECの研究チームはPMOSプロセスとNMOSプロセスを使用して、チャネル長が3nmの最初のMOSFETを製造しました。 [20] [21] 2006年、韓国科学技術院（KAIST）と国立ナノファブセンターのチームは、ゲートオールアラウンド（GAAFET ）技術に基づいて、世界最小のナノ電子デバイスである3nm幅のマルチゲートMOSFETを開発しました。[22] [23]
商業化の歴史
2016年後半、TSMCは約157億ドルの共同投資で5nm～3nmノードの半導体製造工場を建設する計画を発表した。 [24]
TSMCは2017年に台湾の台南サイエンスパークに3nm半導体製造工場の建設を開始すると発表した。[25] TSMCは2023年に3nmプロセスノードの量産を開始する予定である。[26] [27] [28] [29] [30]
2018年初頭、IMEC（大学間マイクロエレクトロニクスセンター）とケイデンスは、極端紫外線リソグラフィー（EUV）と193nm液浸リソグラフィーを使用して、3nmテストチップをテープアウトしたと発表しました。[31]
2019年初頭、サムスンは、ナノシートを使用した独自のMBCFETトランジスタ構造を使用して、2021年に3nmノードで3nm GAAFET（ゲートオールアラウンド 電界効果トランジスタ）を製造する計画を発表しました。7nmと比較して、35％の性能向上、50％の電力削減、45％の面積削減を実現します。 [32] [33] [34]サムスンの半導体ロードマップには、8、7、6、5、4nmノードの製品も含まれていました。[35] [36]
2019年12月、インテルは2025年に3nm生産を開始する計画を発表した。[37]
サムスンは2020年1月に世界初の3nm GAAFETプロセスのプロトタイプの製造を発表し、2021年の量産を目指していると述べた。[38]
2020年8月、TSMCは「N3」プロセスの詳細を発表しましたが、これはN5プロセスの改良ではなく新しいものです。[39] N5プロセスと比較して、N3プロセスは、ロジック密度が1.7倍（スケーリング係数0.58）、SRAMセル密度が20％（スケーリング係数0.8）、アナログ回路密度が10％増加し、パフォーマンスが10～15％（1.10～1.15倍）向上、または消費電力が25～35％（1.25～1.35倍）減少するはずです。多くの設計ではロジックよりもSRAMがかなり多く含まれているため（一般的な比率はSRAM 70％、ロジック30％）、ダイの縮小は約26％にとどまると予想されています。TSMCは2022年後半に量産を計画していました。[40] [更新が必要]
2021年7月、インテルは最新のプロセス技術ロードマップを発表しました。それによると、インテルのリボンFETトランジスタアーキテクチャに切り替える前にEUVを使用する2番目のノードであり、FinFETを使用する最後のノードであるインテル3プロセス（以前はインテル7nmと呼ばれていました）が、2023年下半期に製品製造フェーズに入る予定です。[5] [更新が必要]
2021年10月、サムスンは以前の計画を調整し、顧客向けの最初の3nmベースのチップ設計の生産を2022年上半期に開始する予定であり、3nmの第2世代は2023年に予定されていると発表した。[41] [更新が必要]
2022年6月、TSMCテクノロジーシンポジウムで、同社は2023年下半期に量産予定のN3Eプロセス技術の詳細を発表しました。TSMC N5 v1.0プロセス技術と比較して、ロジックトランジスタ密度が1.6倍、チップトランジスタ密度が1.3倍、等電力でのパフォーマンスが10～15％向上、等電力で30～35％削減、FinFLEXテクノロジー、ブロック内でトラック高さの異なるライブラリを混在させることができるなどです。TSMCは、3nmプロセスファミリーの新メンバーである高密度バリアントN3S、高性能バリアントN3PおよびN3X、RFアプリケーション向けのN3RFも発表しました。[42] [43] [44]
2022年6月、サムスンはGAAアーキテクチャを採用した3nmプロセス技術を使用した低消費電力、高性能チップの「初期」生産を開始した。[1] [45]業界筋によると、クアルコムはサムスンから3nm生産能力の一部を予約している。[46]
2022年7月25日、サムスンは中国の暗号通貨マイニング企業PanSemiへの3nm Gate-All-Aroundチップの初出荷を祝った。[47] [48] [49] [50]新たに導入された3nm MBCFETプロセス技術は、未特定の5nmプロセス技術と比較して、トランジスタ密度が16％高く、[51]性能が23％高く、消費電力が45％低いことが明らかになった。[52]第2世代の3nmプロセス技術の目標には、トランジスタ密度の最大35％の高さ、[51]消費電力をさらに最大50％削減するか、性能を30％向上させることが含まれている。[52] [53] [51]
TSMCは2022年12月29日、3nmプロセス技術N3を使用した量産が良好な歩留まりで進行中であると発表した。[3]同社は2023年後半にN3Eと呼ばれる改良された3nmプロセス技術を使用した量産を開始する予定である。[54]
2022年12月、IEDM 2022カンファレンスで、TSMCは3nmプロセス技術に関する詳細をいくつか公開しました。N3のコンタクトゲートピッチは45nm、N3Eの最小メタルピッチは23nm、SRAMセル面積はN3で0.0199μm²、N3Eで0.021μm²（N5と同じ）です。N3Eプロセスの場合、設計に使用されるセルのフィンの数に応じて、N5 2-2フィンセルと比較した面積スケーリングは0.64倍から0.85倍、パフォーマンスの向上は11％から32％、エネルギー節約は12％から30％の範囲です（数字はCortex-A72コアを参照）。TSMCのFinFlexテクノロジーにより、1つのチップ内で異なる数のフィンを持つセルを混在させることができます。[55] [56] [57] [58]
IEDM 2022の報告で、半導体業界の専門家であるディック・ジェームズは、TSMCの3nmプロセスは、フィンの高さ、ゲート長、トランジスタあたりのフィンの数（シングルフィン）の限界に達したため、漸進的な改善しか提供していないと述べました。シングル拡散ブレーク、アクティブゲート上のコンタクト、FinFlexなどの機能を実装した後は、FinFETベースのプロセス技術を改善する余地はもうありません。[59]
TSMCは2023年4月に開催されたテクノロジーシンポジウムで、同社が以前に導入したN3PおよびN3Xプロセスの詳細を明らかにした。N3PはN3Eと比較して5%高速、または5%～10%低消費電力で1.04倍の「チップ密度」を提供する一方、N3XはN3Pと比較して約3.5倍のリーク電流を犠牲にして5%の速度向上と同等の密度を提供する。N3Pは2024年後半に量産開始予定で、N3Xは2025年に続く予定である。[60]
2023年7月、半導体業界の調査会社TechInsightsは、サムスンの3nm GAA（ゲートオールアラウンド）プロセスが、中国のメーカーMicroBTの暗号通貨マイナーASIC（Whatsminer M56S++）に組み込まれていることを発見したと発表した。[61]
2023年9月7日、MediaTekとTSMCは、MediaTekが初の3nmチップを開発し、2024年に量産を開始する予定であると発表した。[62]
2023年9月12日、AppleはiPhone 15 ProとiPhone 15 Pro Maxに3nmチップのA17 Proが搭載されると発表した。[63] 1か月後の2023年10月30日には、3nmプロセスがMacBook ProとiMacに搭載されているM3チップファミリー（M3、M3 Pro、M3 Max）に採用された。[64]
2024年9月9日、AppleはiPhone 16 [65]とiPhone 16 Pro [66]のラインナップにApple A18とApple A18 Proを含む3nmチップを搭載すると発表した。[67]
3nmプロセスノード
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さらに読む
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- ペ・クムジョン。ペ、D.-I。カン、M。ファン、SM;キム、親衛隊。ソ、Ｂ．テキサス州クォン。リー、TJ。ムーン、C.チョイ、YM。及川和也；増岡、S.ケンタッキー州チュン。サウスカロライナ州パーク。シン、HJ;キム、JC。ブワルカ、KK;キム、DH;キム、WJ;ヨー、J。チョン、HY;ヤン、ミシシッピ州。チョン、S.-J.キム・D．ハム、バージニア州。ケンタッキー州パーク。キム、WD;サウスカロライナ州パーク。ソング、G.他。 （2018年12月）。低電力および高性能アプリケーション向けのマルチブリッジチャネル FET を特徴とする 3nm GAA テクノロジー。 2018 IEEE 国際電子デバイス会議 (IEDM)。 pp. 28.7.1–28.7.4. doi :10.1109/IEDM.2018.8614629. ISBN 978-1-7281-1987-8. S2CID 58673284。
外部リンク
- 3nmリソグラフィープロセス