5nmプロセス

半導体製造においては、国際デバイス・システムロードマップにおいて、 「5nm」プロセスは「7nm」ノードに続くMOSFET 技術ノードと定義されています。2020年にサムスンとTSMCは「5nm」チップの量産を開始し、アップル、ファーウェイ、メディアテック、クアルコム、マーベルなどの企業向けに製造されました。^{[1] [2]}

「5 nm」という用語は、トランジスタの物理的特徴（ゲート長、金属ピッチ、ゲートピッチなど）が5ナノメートルのサイズであることを示すものではありません。歴史的に、テクノロジーノードの名前に使用される数字はゲート長を表していましたが、2011年頃から実際の長さから小さな数字に逸脱し始めました（Intelによる）。^{[3] IEEE Standards Association Industry Connectionが発行した}International Roadmap for Devices and Systemsの2021年更新に含まれる予測によると、5 nmノードはゲート長が18nm、コンタクトゲートピッチが51nm、最も狭い金属ピッチが30nmになると予想されています。^{[4]実際の商業慣行では、「5 nm」は主に個々のマイクロチップメーカーによるマーケティング用語として使用され、以前の}7 nmプロセスと比較してトランジスタ密度の増加（つまり、より高度な小型化）、速度の向上、消費電力の削減という点で、シリコン半導体チップの新しい改良世代を指します。^{[5] [6]}

「7nm」および「5nm」トランジスタのゲート酸化膜を介した量子トンネル効果は、既存の半導体プロセスではますます制御が困難になってきました。^[7] 7nm未満の単一トランジスタデバイスは、2000年代初頭に研究者によって初めて実証されました。2002年に、ブルース・ドリス、オマー・ドクマシ、メイケイ・イオン、アンダ・モクタを含むIBMの研究チームが、6ナノメートルのシリコンオンインシュレータ（SOI）MOSFETを製造しました。^{[8] [9]}

2003年、 NECの若林均と山上茂治が率いる日本の研究チームが、最初の5nm MOSFETを製造した。^{[10] [11]}

2015年にIMECとCadenceは5nmのテストチップを製造した。製造されたテストチップは完全に機能するデバイスではなく、相互接続層のパターンを評価するためのものである。^{[12] [13]}

2015年に、インテルは「5nm」ノード向けの横型ナノワイヤ（またはゲートオールアラウンド）FETコンセプトを発表しました。^[14]

2017年、IBMは「5nm」シリコンチップを開発したと発表しました。^{[15]これは、通常の}FinFET設計とは異なる、ゲートオールアラウンド構成（GAAFET）のシリコンナノシートを使用したものです。使用されたGAAFETトランジスタは、3つのナノシートが互いに積み重ねられ、全体が同じゲートで覆われていました。これは、FinFETが通常、電気的に単一のユニットである複数の物理的なフィンを並べて持ち、全体が同じゲートで覆われているのと同じです。IBMのチップは50 mm ^{2の大きさで、mm 2}あたり6億個のトランジスタがあり、合計300億個のトランジスタ（トランジスタあたり1667 nm ²、または実際のトランジスタ間隔41 nm）でした。^{[16] [17]}

2019年4月、サムスン電子は、2018年第4四半期から「5nm」プロセス（5LPE）ツールを顧客に提供していると発表した。^[18] 2019年4月、TSMCは、「5nm」プロセス（CLN5FF、N5）のリスク生産を開始し、完全なチップ設計仕様が潜在的な顧客に提供されるようになったと発表した。N5プロセスでは、最大14層でEUVLを使用できますが、N6およびN7++では5層または4層のみです。^[19]予想される最小金属ピッチ28nmの場合、SALELEが最適なパターン形成方法として提案されています。^[20]

サムスンは「5nm」プロセスにおいて、金属層とビア層に確率的（ランダム）な欠陥が発生したため、自動チェックと修正によるプロセス欠陥の軽減を開始しました。^[21]

2019年10月、TSMCはApple向けに5nm A14プロセッサのサンプル出荷を開始したと報じられた。^[22] 2020年のIEEE IEDMカンファレンスで、TSMCは5nmプロセスが7nmプロセスよりも1.84倍高い密度であると報告した。^[23] IEDM 2019で、TSMCは5nmの2つのバージョン、5.5トラックセルのDUVバージョンと6トラックセルの（公式）EUVバージョンを公開した。^{[24] [25]}

^{2019年12月、TSMCは、ダイサイズが17.92 mm 2}の「5 nm」テストチップの平均歩留まりが約80％、ウェハあたりのピーク歩留まりが90％を超えると発表した。^[26] 2020年半ば、TSMCは（N5）「5 nm」プロセスが「7 nm」N7プロセスの1.8倍の密度を提供し、速度が15％向上、または消費電力が30％削減されると主張した。改良されたサブバージョン（N5PまたはN4）は、N5よりも速度が5％向上、または消費電力が10％削減されると主張した。^[27]

2020年10月13日、AppleはA14を使用した新しいiPhone 12ラインナップを発表しました。HiSilicon Kirin 9000を使用したHuawei Mate 40ラインナップとともに、A14とKirin 9000はTSMCの「5nm」ノードで商品化された最初のデバイスでした。その後、2020年11月10日、Appleは別の5nmチップであるApple M1を使用した3つの新しいMacモデルも発表しました。Semianalysisによると、A14プロセッサのトランジスタ密度は1mm ²あたり1億3400万トランジスタです。^[28]

2021年10月、TSMCは「5nm」プロセスファミリーの新製品N4Pを発表しました。N5と比較して、このノードは11%高いパフォーマンス（N4より6%高い）、22%高い電力効率、6%高いトランジスタ密度、そしてより少ないマスク数を提供しました。TSMCは2022年後半までに最初のテープアウトを予定しています。^{[29] [30] [更新が必要]}

2021年12月、TSMCはHPCアプリケーション向けに設計された「5nm」プロセスファミリーの新メンバーであるN4Xを発表しました。このプロセスは、トランジスタの設計と構造の最適化、ターゲット金属層の抵抗と容量の低減、高密度MiMコンデンサを特徴としています。このプロセスは当時、^{1.2Vおよび1.2Vを超える電源電圧でN5と比較して最大15％（またはN4Pと比較して最大4％）高いパフォーマンスを提供すると予想され}ていました。TSMCは当時、N4Xが2023年上半期までにリスク生産に入ると予想していると述べました^。 [ ^{31] [32] [33]}

2022年6月、インテルはインテル4プロセス（2021年に改名される前は「7nm」と呼ばれていた）に関する詳細をいくつか発表した。同社初のEUV使用プロセス、インテル7（改名前は「10nm」ESF（Enhanced Super Fin）と呼ばれていた）と比較して2倍のトランジスタ密度、最微細5層の相互接続にコバルト被覆銅を使用、インテル7と比較して等電力で21.5%高い性能、または0.65Vでの等周波数で40%低い電力など。インテルがインテル4で製造する最初の製品はMeteor Lakeで、2022年第2四半期に稼働し、2023年に出荷が予定​​されている。^[34]金属-絶縁体-金属の静電容量は 376 fF/μm² に増加し、Intel 7 に比べて約 2 倍になりました。^[35]このプロセスは HPC アプリケーション向けに最適化されており、<0.65 V から >1.3 V までの電圧をサポートしました。WikiChip による Intel 4 のトランジスタ密度の推定値は 123.4 Mtr./mm² で、Intel 7 の 60.5 Mtr./mm² から 2.04 倍になりました。ただし、高密度 SRAM セルは Intel 7 に比べて 0.77 倍 (0.0312 μm² から 0.024 μm²)、高性能セルは 0.68 倍 (0.0441 μm² から 0.03 μm²) しか縮小されていませんでした。^{[36] [更新が必要]}

2022年9月27日、AMDはTSMC N5プロセスとZen 4マイクロアーキテクチャをベースにしたRyzen 7000シリーズの中央処理装置を正式に発売した。^[37] Zen 4は、x86ベースのデスクトッププロセッサに5nmプロセスを採用した最初の製品となった。2022年12月、AMDはTSMC N5プロセスを採用したRDNA 3をベースにしたRadeon RX 7000シリーズのグラフィックス処理装置も発売した。 ^[38]

トランジスタゲートピッチはCPP（コンタクトポリピッチ）とも呼ばれ、相互接続ピッチはMMP（最小メタルピッチ）とも呼ばれます。^{[59] [60]}

「3nm」は「5nm」の次のノードを指す通常の用語です。2023年現在^[update]、TSMCは特定の顧客向けにチップの生産を開始しており、サムスンとインテルは2024年の計画を立てています。^{[52] [61] [62] [63]}

「5nm」を超える最初のノードには「3.5nm」という名前も付けられている。^[64]

• 5nmリソグラフィープロセス