Loading article…
Semiconductor device fabrication is the process used to manufacture semiconductor devices, typically integrated circuits (ICs) such as microprocessors, microcontrollers, and memories (such as RAM and flash memory). It is a multiple-step photolithographic and physico-chemical process (with steps such as thermal oxidation, thin-film deposition, ion implantation, etching) during which electronic circuits are gradually created on a wafer, typically made of pure single-crystal semiconducting material. Silicon is almost always used, but various compound semiconductors are used for specialized applications. Steps such as etching and photolithography can be used to manufacture other devices, such as LCD and OLED displays.[1]
The fabrication process is performed in highly specialized semiconductor fabrication plants, also called foundries or "fabs",[2] with the central part being the "clean room". In more advanced semiconductor devices, such as modern 14/10/7 nm nodes, fabrication can take up to 15 weeks, with 11–13 weeks being the industry average.[3] Production in advanced fabrication facilities is completely automated, with automated material handling systems taking care of the transport of wafers from machine to machine.[4]
A wafer often has several integrated circuits, which are called dies as they are pieces diced from a single wafer. Individual dies are separated from a finished wafer in a process called die singulation, also called wafer dicing. The dies can then undergo further assembly and packaging.[5]
Within fabrication plants, the wafers are transported inside special sealed plastic boxes called FOUPs.[4] FOUPs in many fabs contain an internal nitrogen atmosphere[6][7] which helps prevent copper from oxidizing on the wafers. Copper is used in modern semiconductors for wiring.[8] The interior components of the processing equipment and FOUPs is kept cleaner than the surrounding air in the cleanroom. This internal atmosphere is known as a mini-environment and helps improve yield, which is the number of working devices on a wafer. This mini environment is within an EFEM (equipment front end module)[9] which allows a machine to receive FOUPs, and introduces wafers from the FOUPs into the machine. Additionally, many machines also handle wafers in clean nitrogen or vacuum environments to reduce contamination and improve process control.[4] Fabrication plants need large amounts of liquid nitrogen to maintain the atmosphere inside production machinery and FOUPs, which are constantly purged with nitrogen.[6][7] There can also be an air curtain or a mesh[10] between the FOUP and the EFEM which helps reduce the amount of humidity that enters the FOUP and improves yield.[11][12]
Some of the companies that manufacture machines used in the industrial semiconductor fabrication process include ASML, Applied Materials, Tokyo Electron, and Lam Research.
Feature size (or process size) is determined by the width of the smallest lines that can be patterned in a semiconductor fabrication process; this measurement is known as the linewidth.[13][14] Patterning often refers to photolithography which allows a device design or pattern to be defined on the device during fabrication.[15] F2 is used as a measurement of area for different parts of a semiconductor device, based on the feature size of a semiconductor manufacturing process. Many semiconductor devices are designed in sections called cells, and each cell represents a small part of the device, such as a memory cell to store data. Thus F2 is used to measure the area taken up by these cells or sections.[16]
特定の半導体プロセスには、チップの各層上のフィーチャの最小サイズ（幅またはCD/クリティカルディメンション）と間隔に関する特定のルールがあります。通常、新しい半導体プロセスでは、最小サイズが小さく、間隔が狭くなります。場合によっては、これにより、現在製造されているチップ設計の単純なダイシュリンクによって、新しい設計の費用をかけずに、コストを削減し、パフォーマンスを向上させ、[ 17 ]トランジスタ密度（単位面積あたりのトランジスタ数）を増やすことができます。
初期の半導体プロセスでは、世代ごとに任意の名前が付けられていました（例：HMOS I/II/III/IV、CHMOS III/III-E/IV/V）。その後、各新世代プロセスは、プロセスのトランジスタゲート長のナノメートル（または歴史的にはマイクロメートル）単位の最小特徴サイズで指定されるテクノロジーノード[18]またはプロセスノード[19][20]として知られるようになりました。たとえば、「 90 nmプロセス」などです。しかし、1994年以降はそうではなくなり[ 21 ]、プロセスノードの命名に使用されるナノメートル数（半導体国際技術ロードマップを参照）は、機能的な特徴サイズやトランジスタ密度（単位面積あたりのトランジスタ数）との標準化された関係を持たないマーケティング用語になっています[ 22 ] 。
当初、トランジスタのゲート長はプロセスノード名（例：350 nmノード）が示唆するよりも小さかったが、この傾向は2009年に逆転した。 [ 21 ]特徴サイズは、マーケティングで使用されるナノメートル（nm）とは関係がない場合がある。たとえば、Intelの以前の10 nmプロセスは、実際には7 nmの幅の特徴（ FinFETフィン の先端）を持っている ため、Intelの10 nmプロセスは、トランジスタ密度においてTSMCの7 nmプロセス と似ている。別の例として、GlobalFoundriesの12 nmおよび14 nmプロセスは、同様の特徴サイズを持っている。[ 23 ] [ 24 ] [ 22 ]
1955年、ベル電話研究所で働いていたカール・フロッシュとリンカーン・デリックは、シリコンウェハ上に偶然二酸化ケイ素の層を成長させ、その表面パッシベーション効果を観察した。[ 26 ] [ 27 ] 1957年までに、フロッシュとデリックは、マスキングと事前堆積を使用して、二酸化ケイ素トランジスタを製造することができた。これは、ドレインとソースが同じ表面に隣接している最初の平面型電界効果トランジスタであった。[ 25 ]ベル研究所では、彼らの発見の重要性がすぐに認識された。彼らの研究結果を記述したメモは、1957年に正式に発表される前にベル研究所で回覧された。ショックレー半導体では、ショックレーは1956年12月に、後にフェアチャイルド半導体で1959年に平面型プロセスを発明するジャン・ホーニを含むすべての上級スタッフに、彼らの論文のプレプリントを回覧した。[ 28 ] [ 29 ] [ 30 ] [ 31 ] [ 32 ] [ 33 ]
1948年、バーディーンは反転層を持つ絶縁ゲートトランジスタ（IGFET）の特許を取得しました。バーディーンの概念は、今日のMOSFET技術の基礎となっています。[ 34 ]改良されたタイプのMOSFET技術であるCMOSは、 1963年にフェアチャイルド・セミコンダクターのチータン・サとフランク・ワンラスによって開発されました。 [ 35 ] [ 36 ] CMOSは1960年代後半にRCAによって商用化されました。 [ 35 ] RCAは1968年に4000シリーズ集積回路にCMOSを商用的に使用し、最初は20μmプロセスから始め、その後数年間かけて徐々に10μmプロセスへとスケールダウンしました。 [ 37 ]初期の半導体デバイスメーカーの多くは、イオン注入装置などの独自の装置を開発および構築しました。[ 38 ]
1963年、ハロルド・M・マナセビットは、ノースアメリカン・アビエーション（現在のボーイング）のオートネティクス部門で働いていた際に、サファイア上にシリコンをエピタキシャル成長させることを初めて記録した。1964年、彼は同僚のウィリアム・シンプソンと共に、その研究結果をJournal of Applied Physicsに発表した。[ 39 ] 1965年、CW・ミューラーとPH・ロビンソンは、 RCA研究所でシリコン・オン・サファイア・プロセスを用いてMOSFET（金属酸化物半導体電界効果トランジスタ）を製造した。[ 40 ]
半導体デバイスの製造は、1960年代のテキサス州とカリフォルニア州から始まり、その後、アジア、ヨーロッパ、中東を含む世界の他の地域へと広がっていった。
ウェハーのサイズは、 1960年の25 mm (1 インチ) から、1969年の50 mm (2 インチ)、 1976年の100 mm (4 インチ)、 1981年の125 mm (5 インチ)、 1983年の150 mm (6 インチ)、1992年の200 mmへと、時間の経過とともに大きくなっています。 [ 41 ] [ 42 ]
2インチウェーハの時代には、ウェーハはピンセットで手作業で扱われ、特定のプロセスに必要な時間だけ手で保持されていました。ウェーハを汚染する可能性のある粒子の発生が少ないため、ピンセットは真空ワンドに置き換えられました[ 43 ]。複数のウェーハを一度に保持できるウェーハキャリアまたはカセットが、プロセスステップ間で複数のウェーハを運ぶために開発されました。しかし、ウェーハは依然として個別に取り外し、処理して戻す必要があったため、後に耐酸性キャリアが導入され、カセット全体を直接ウェットエッチングおよび洗浄タンクに浸漬できるようになり、この時間のかかるプロセスが不要になりました。ウェーハのサイズが100 mmに大きくなると、カセット全体が均一に浸漬されないことが多くなり、ウェーハ全体の結果の品質を制御することが難しくなりました。150 mmウェーハが登場する頃には 、カセットは浸漬されず、ウェーハを保管するためのウェーハキャリアおよびホルダーとしてのみ使用され、ウェーハの取り扱いにはロボットが普及しました。 200 mmウェーハの場合、ウェーハカセットは重いため、手作業での取り扱いは危険になります。[ 44 ]
1970年代と1980年代には、いくつかの企業が半導体製造技術をバイポーラからMOSFET技術に移行しました。半導体製造装置は1978年以来高価であると考えられています。[ 45 ] [ 46 ] [ 47 ] [ 48 ]
In 1984, KLA developed the first automatic reticle and photomask inspection tool.[49] In 1985, KLA developed an automatic inspection tool for silicon wafers, which replaced manual microscope inspection.[50]
In 1985, SGS (now STmicroelectronics) invented BCD, also called BCDMOS, a semiconductor manufacturing process using bipolar, CMOS and DMOS devices.[51]Applied Materials developed the first practical multi-chamber, or cluster wafer processing tool, the Precision 5000.[52]
Until the 1980s, physical vapor deposition was the primary technique used for depositing materials onto wafers, until the advent of chemical vapor deposition.[53] Equipment with diffusion pumps was replaced with those using turbomolecular pumps, as the latter do not use oil, which often contaminates wafers during processing in vacuum.[54]
200 mm diameter wafers were first used in 1990 and became the standard until the introduction of 300 mm diameter wafers in 2000.[55][56] Bridge tools were used in the transition from 150 mm wafers to 200 mm wafers[57] and in the transition from 200 mm to 300 mm wafers.[58][59] The semiconductor industry has adopted larger wafers to cope with the increased demand for chips as larger wafers provide more surface area per wafer.[60] Over time, the industry shifted to 300 mm wafers which brought along the adoption of FOUPs,[61] but many products that are not advanced are still produced in 200 mm wafers such as analog ICs, RF chips, power ICs, BCDMOS and MEMS devices.[62]
洗浄[ 63 ]、イオン注入[ 64 ] [ 65 ]、エッチング[ 66 ] 、アニーリング[ 67 ]、酸化[ 68 ]などの一部のプロセスでは、結果の再現性を向上させるために、バッチウェーハ処理の代わりにシングルウェーハ処理を採用し始めた[ 69 ] [ 70 ] 。同様の傾向はMEMS製造にも見られた[ 71 ] 。 1998年、アプライドマテリアルズは、ウェーハ処理用のチャンバーがペアでグループ化され、共通の真空ラインと供給ラインを共有するがそれ以外は隔離されたクラスターツールであるProducerを発表した。これは、隔離されたチャンバー設計により品質を犠牲にすることなく他のクラスターツールよりも高い生産性を提供したため、当時としては画期的なものであった[ 72 ] [ 57 ] 。
半導体産業は今日、グローバルなビジネスです。大手半導体メーカーは通常、世界中に拠点を持っています。世界最大の半導体メーカーであるサムスン電子は、韓国と米国に拠点を持っています。2番目に大きいメーカーであるインテルは、米国だけでなくヨーロッパとアジアにも拠点を持っています。世界最大のファウンドリ専業であるTSMCは、台湾、中国、シンガポール、米国に拠点を持っています。クアルコムとブロードコムは、TSMCなどの企業に生産を委託している大手ファブレス半導体企業です。[ 73 ]また、これらの企業もさまざまな国に拠点を持っています。半導体デバイスの平均利用率が高まるにつれて、耐久性が問題となり、メーカーはデバイスが十分な期間使用できるように設計し始めました。これは、デバイスが設計されている市場によって異なります。これは特に10nmノードで問題になりました。[ 74 ] [ 75 ]
シリコン・オン・インシュレーター（SOI）技術は、 2001年以降に製造されたAMDの130nm 、90nm 、 65nm、45nm 、32nm のシングル、デュアル、クアッド、6コア、8コアプロセッサで使用されています。 [ 76 ] 2001年に200mmウェハから300mmウェハへの移行の際には、200mmウェハと300mmウェハ の両方を処理できるブリッジツールが多数使用されました。[ 77 ]当時、18社が最先端の130nmプロセスでチップを製造できました。[ 78 ]
2006年には、450 mmウェーハが2012年に採用され、675 mmウェーハが2021年までに使用されると予想されていた。[ 79 ]
2009 年以降、「ノード」は、ゲート長、メタル ピッチ、ゲート ピッチとは何の関係もなく、新しい世代のプロセス技術を示すマーケティング目的の商用名となっています。[ 80 ] [ 81 ] [ 82 ]例えば、GlobalFoundriesの7 nmプロセスは Intel の10 nm プロセスと似ており、そのため、従来のプロセス ノードの概念は曖昧になっています。[ 83 ]さらに、TSMC と Samsung の 10 nm プロセスは、トランジスタ密度で Intel の 14 nm よりわずかに高密度です。実際には、Intel の 10 nm プロセスよりも Intel の 14 nm プロセスにずっと近いです(たとえば、Samsung の 10 nm プロセスのフィン ピッチは、Intel の 14 nm プロセスと同じ42 nm です)。[ 84 ] [ 85 ] Intel は、10 nm プロセスの名称を変更し、7 nm プロセスとして位置付けています。[ 86 ]トランジスタが小型化するにつれて、トランジスタの自己発熱などの新しい効果が設計上の決定に影響を与え始め、16nmノード以降はエレクトロマイグレーションなどの他の効果がより顕著になっています。[ 87 ] [ 88 ]
2011年、インテルは、ゲートがチャネルを3面囲むFinFET（Fin電界効果トランジスタ）を実証しました。これ により、22nmノードのプレーナー型トランジスタよりもエネルギー効率とゲート遅延が低減され、パフォーマンスが向上しました。これは、1面のみがチャネルとして機能するプレーナー型トランジスタが、短チャネル効果の影響を受け始めたためです。[ 89 ] [ 90 ] [ 91 ] [ 92 ] [ 93 ] SuVoltaというスタートアップ企業は、FinFETトランジスタに対抗するために、ディープリーデプレッテッドチャネル（DDC）と呼ばれる技術を開発しました。これは、65nm ノードで非常に低濃度にドープされたプレーナー型トランジスタを使用しています。[ 94 ]
2018 年までに、 FinFETの最終的な代替として多くのトランジスタ アーキテクチャが提案されました。そのほとんどはGAAFETの概念に基づいています。[ 95 ]水平および垂直ナノワイヤ、水平ナノシート トランジスタ[ 96 ] [ 97 ] (Samsung MBCFET、Intel Nanoribbon)、垂直 FET (VFET) およびその他の垂直トランジスタ、[ 98 ] [ 99 ]相補型 FET (CFET)、スタック FET、垂直 TFET、III-V 半導体材料を使用した FinFET (III-V FinFET)、[ 100 ] [ 101 ]ナノリング、六角形ワイヤ、正方形ワイヤ、円形ワイヤ ゲート オール アラウンド トランジスタなどの数種類の水平ゲート オール アラウンド トランジスタ[ 102 ]および、全く異なる材料を使用する負容量 FET (NC-FET) [ 103 ] FD-SOI は FinFET の潜在的な低コスト代替品と見なされていました。[ 104 ]
2019年現在、14 nmプロセスと10 nmプロセスのチップは、Intel、UMC、TSMC、Samsung、Micron、SK Hynix、Toshiba Memory、GlobalFoundriesによって量産されており、7 nmプロセスのチップはTSMCとSamsungによって量産されているが、7 nmノードの定義はIntelの10 nmプロセスと似ている。5 nmプロセスは2018年にSamsungによって生産が開始された。[ 105 ] 2019年現在、トランジスタ密度が最も高いノードはTSMCの5 nm N5ノードであり、[ 106 ] 1平方ミリメートルあたり1億7130 万個のトランジスタの密度である。[ 107 ] 2019年、SamsungとTSMCは3 nmプロセスノードを生産する計画を発表した。 GlobalFoundriesは、12nmを超える新ノードの開発を中止し、リソースを節約することを決定した。これは、12nm以下の 注文に対応するための新しいファブを設立することが同社の財政能力を超えていると判断したためである。[ 108 ]
2020年から2023年にかけて、世界的にチップ不足が発生しました。COVID-19パンデミックによるこの不足の間、多くの半導体メーカーは従業員が会社の敷地外に出ることを禁止しました。[ 109 ]多くの国が、新しい製造工場またはファブを建設するために半導体企業に補助金を与えました。多くの企業が偽造チップの影響を受けています。[ 110 ]半導体は、世界経済と一部の国の国家安全保障にとって不可欠なものとなっています。[ 111 ] [ 112 ] [ 113 ]米国は、中国企業であるファーウェイ向けに半導体を製造しないようTSMCに要請しました。[ 114 ] NMOSトランジスタとPMOSトランジスタを積み重ねたCFETトランジスタが研究されました。これらのトランジスタを構築するために2つのアプローチが評価されました。1つのプロセスで両方のタイプのトランジスタを構築するモノリシックアプローチと、2つのタイプのトランジスタを別々に構築してから積み重ねるシーケンシャルアプローチです。[ 115 ]
これは、現代の電子機器の製造過程で何度も使用される処理技術のリストです。このリストは必ずしも特定の順序を意味するものではなく、また、製造中にすべての技術が使用されることを意味するものでもありません。実際には、どの技術が使用されるか、またその順序は、ファウンドリのプロセス提供内容や、統合デバイスメーカー（IDM）が自社製品のために提供するプロセスに特有のものであることが多く、半導体デバイスにはすべての技術が必要ない場合もあります。これらのプロセスを実行するための装置は、少数の企業によって製造されています。半導体製造工場が稼働を開始する前に、すべての装置をテストする必要があります。[ 116 ]これらのプロセスは、集積回路設計の後に行われます。半導体工場は24時間365日稼働しており[ 117 ]、多くの工場では、主にチップの洗浄のために大量の水を使用しています。[ 118 ]
さらに、ライトエッチングなどの工程が行われる場合もある。
特徴幅が約 10マイクロメートルをはるかに超えていた頃は、半導体の純度は、今日のデバイス製造ほど大きな問題ではありませんでした。1960 年代には、作業員は普段着で半導体デバイスを扱うことができました。[ 139 ]デバイスの集積度が高まるにつれて、クリーンルームはさらにクリーンでなければなりません。今日では、製造工場は、ウェーハ上に付着して欠陥の原因となる可能性のある最小の粒子さえも除去するために、ろ過された空気で加圧されています。半導体クリーンルームの天井には、クリーンルーム内の空気を常に交換してろ過するために、一定間隔でファンフィルターユニット(FFU) が設置されています。半導体製造装置にも、装置の EFEM 内の空気を浄化するための独自の FFU が設置されている場合があり、これにより装置は FOUP でウェーハを受け入れることができます。FFU は、グリル付きの二重床と組み合わされて、層流の空気の流れを確保し、粒子が乱流によって空気中に浮遊したままにならないようにするために役立ちます。半導体製造施設の作業員は、デバイスを人による汚染から保護するためにクリーンルームスーツを着用する必要があります。 [ 140 ]歩留まりを向上させるために、FOUPと半導体製造装置は、ISOクラス1レベルの粉塵のミニ環境を持つことができ、FOUPはさらにクリーンなマイクロ環境を持つことができます。[ 12 ] [ 9 ] FOUPとSMIFポッドは、クリーンルーム内の空気からウェーハを隔離し、粉塵粒子によって引き起こされる欠陥の数を減らすため、歩留まりを向上させます。また、クリーンルーム環境を維持しやすくするために、ファブではクリーンルーム内の人数をできるだけ少なくします。これは、クリーンルームスーツを着用していても、特に歩行時には大量の粒子を放出するためです。[ 141 ] [ 140 ] [ 142 ]
一般的なウェーハは、チョクラルスキー法を用いて直径最大 300 mm (12 インチ弱)の単結晶円筒形インゴット(ブール)に成長させた極めて純度の高いシリコンから作られています。これらのインゴットは、厚さ約 0.75 mm のウェーハにスライスされ、非常に均一で平坦な表面を得るために研磨されます。製造工程では、ウェーハは多くの場合、FOUP、SMIF、またはウェーハ カセット (ウェーハ キャリア) で表されるロットにグループ化されます。FOUP と SMIF は、自動化された OHT (オーバーヘッド ホイスト トランスポート) AMHS (自動マテリアル ハンドリング システム) を使用して、製造工場内の機械や装置間で搬送できます。[ 61 ] SMIF と FOUP の他に、ウェーハ カセットはウェーハ ボックスまたはウェーハ キャリング ボックスに入れることができます。[ 143 ]
半導体デバイスの製造における様々なプロセス工程は、大きく分けて成膜、除去、パターニング、電気特性の改変という4つのカテゴリーに分類される。
電気特性の改質は、UV処理（UVP）における紫外線照射による低誘電率絶縁体の誘電率の低下にも及ぶようになった。改質は酸化によって行われることが多く、例えばシリコンの局所酸化（LOCOS）によって金属酸化物電界効果トランジスタを製造する場合のように、半導体と絶縁体の接合部を形成するために酸化が行われる。最新のチップは、300以上の連続した処理工程を経て、最大11層以上の金属層を形成している。
半導体製造におけるレシピとは、製造工程における特定の機械でウェーハが処理される条件のリストのことである。[ 160 ]プロセスのばらつきは半導体プロセスにおける課題であり、ウェーハが均一に処理されなかったり、ウェーハ上で実行されるプロセスの品質や有効性がウェーハ表面全体で均一でなかったりする。[ 161 ]
ウェーハ処理は、FEOL と BEOL の段階に分けられます。FEOL 処理とは、シリコンに直接トランジスタを形成することです。生のウェーハは、エピタキシャル成長によって超高純度で実質的に欠陥のないシリコン層を成長させることで加工されます。[ 162 ] [ 163 ] 最先端のロジック デバイスでは、シリコン エピタキシャル成長の前に、構築されるトランジスタの性能を向上させるための工夫が行われます。1 つの方法は、シリコン ゲルマニウム(SiGe)などのシリコン変種を堆積させる歪み工程を導入することです。エピタキシャル シリコンが堆積されると、結晶格子がいくらか引き伸ばされ、電子移動度が向上します。もう 1 つの方法は、シリコン オ インシュレーター技術と呼ばれ、生のシリコン ウェーハと後続のシリコン エピタキシャル成長の薄膜の間に絶縁層を挿入することです。この方法により、寄生効果が低減されたトランジスタが作成されます。半導体製造装置には、堆積やエッチングなどのプロセスでウェーハを処理する複数のチャンバーがある場合があります。多くの装置は、プロセス制御を改善するために、内部の窒素または真空環境下でこれらのチャンバー間でウェーハを取り扱います。[ 4 ]化学溶液の入ったタンクを備えたウェットベンチは、歴史的にウェーハの洗浄とエッチングに使用されていました。[ 164 ]
90nmノードでは、トランジスタ内にシリコンゲルマニウム領域を導入することで、PMOSトランジスタの駆動電流を改善するために、歪みエンジニアリングで作られたトランジスタチャネルが導入されました。20nmノードでは、NMOSトランジスタでも同様のことが行われました。[ 127 ]
2007年、インテルは45nm ノードでHKMG（高誘電率/金属ゲート）トランジスタを導入し、1970年代に金属ゲート（アルミニウムゲート）[ 165 ]技術に取って代わったポリシリコンゲートに取って代わりました。 [ 166 ]酸化ハフニウム（ HfO2 ）などの高誘電率誘電体は、シリコンオキシナイトライド（SiON）に取って代わり、トランジスタのスケーリングや縮小を継続しながら、トランジスタ内の大量のリーク電流を防止しました。しかし、HfO2はポリシリコンゲートと互換性がなく、金属ゲートの使用が必要です。製造には、ゲートファーストとゲートラストの2つのアプローチが使用されました。ゲートファースト方式は、高誘電率誘電体を堆積し、次にトランジスタがNMOSかPMOSかによって仕事関数が異なる窒化タンタルなどのゲート金属を堆積し、ポリシリコンを堆積し、ゲートラインをパターニングし、ソースとドレインにイオン注入し、ドーパントをアニールし、ポリシリコンとソースとドレインをシリサイド化する工程から構成される。[ 167 ] [ 168 ] DRAMメモリでは、この技術は2015年に初めて採用された。[ 169 ]
ゲートラスト方式は、まず高誘電率誘電体を堆積し、ダミーゲートを作成し、イオン堆積とドーパントアニーリングによってソースとドレインを製造し、「インターレベル誘電体（ILD）」を堆積して研磨し、ダミーゲートを取り除いて、トランジスタがNMOSかPMOSかに応じて仕事関数が異なる金属に置き換えて、金属ゲートを作成するという手順で構成されていました。 3番目のプロセスである完全シリサイド化（FUSI）[ 170 ]は、製造上の問題のため追求されませんでした。[ 171 ]ゲートファースト方式は、22nm/20nmノードで主流になりました。[ 172 ] [ 173 ] HKMGは、プレーナトランジスタからFinFETおよびナノシートトランジスタでの使用に拡張されました。[ 174 ]ハフニウム酸化物の代わりにハフニウムシリコンオキシナイトライドを使用することもできます。[ 175 ] [ 176 ] [ 4 ] [ 177 ] [ 178 ]
16 nm/14 nm ノード以降、原子層エッチング (ALE) は他のエッチング方法よりも高い精度が得られるため、エッチングにますます使用されるようになっています。製造においては、プラズマ ALE が一般的に使用されており、これは材料を一方向に除去し、垂直な壁を持つ構造を作り出します。熱 ALE も、すべての方向に同時に等方的に材料を除去するために使用できますが、垂直な壁を作る機能はありません。プラズマ ALE は当初トランジスタのコンタクトのエッチングに採用され、7nm ノード以降はトランジスタ構造をエッチングして作るためにも使用されています。[ 126 ]
フロントエンド表面エンジニアリングに続いて、ゲート誘電体（従来は二酸化ケイ素）の成長、ゲートのパターニング、ソースおよびドレイン領域のパターニング、そして所望の相補的な電気特性を得るためのドーパントの注入または拡散が行われます。ダイナミックランダムアクセスメモリ（DRAM）デバイスでは、この段階でストレージコンデンサも製造され、通常はアクセストランジスタの上に積層されます（現在は廃業したDRAMメーカーであるQimondaは、シリコン表面に深くエッチングされたトレンチを用いてこれらのコンデンサを実装していました）。
各種半導体デバイスが製造されたら、それらを相互接続して目的の電気回路を形成する必要があります。これは、BEOL（パッケージングおよびテスト段階を指すチップ製造のバックエンドとは混同しないように）と呼ばれる一連のウェーハ処理工程で行われます。BEOL処理では、誘電体層で絶縁された金属相互接続ワイヤを作成します。絶縁材料は従来、 SiO₂またはケイ酸塩ガラスの一種でしたが、低誘電率材料（低κ誘電体とも呼ばれる）（例えば、オキシ炭化ケイ素）が新たに使用されており、誘電率は通常2.7程度（SiO₂の3.82と比較）ですが、2.2という低い誘電率の材料もチップメーカーに提供されています。
BEoLは1995年から350nmおよび250nm ノード（0.35ミクロンおよび0.25ミクロンノード）で使用されており 、同時に化学機械研磨が採用され始めました。当時、相互接続用の2つの金属層、メタライゼーション[ 179 ]が最先端でした。[ 180 ]
22nmノード以降、一部のメーカーは、BEoLプロセスで製造された相互接続の残りの部分にトランジスタを接続するミドルオブライン（MOL）と呼ばれる新しいプロセスを追加しました。MOLは多くの場合タングステンをベースとしており、上層と下層があります。下層はトランジスタの接合部を接続し、上層はトランジスタを相互接続に接続するタングステンプラグです。インテルは10nmノードでコンタクトオーバーアクティブゲート（COAG）を導入しました。これは、トランジスタを接続するためのコンタクトをトランジスタのゲートの近くに配置する代わりに、トランジスタのゲートの真上に直接配置してトランジスタ密度を向上させます。[ 181 ]
歴史的に、金属線はアルミニウムで構成されていました。この配線方法（しばしば減法アルミニウムと呼ばれる）では、まずアルミニウムの膜を全面に堆積し、パターン化してからエッチングして、個々の線を残します。次に、露出した線の上に誘電体材料を堆積します。さまざまな金属層は、絶縁材料に穴（「ビア」と呼ばれる）をエッチングし、六フッ化タングステンを用いたCVD技術でタングステンを堆積することによって相互接続されます。この方法は、相互接続レベルの数が少ない（最大4つ）ため、ダイナミックランダムアクセスメモリ（DRAM）などの多くのメモリチップの製造に今でも（そしてしばしば）使用されています。アルミニウムは、再結晶を防ぐために銅と合金化されることもありました。初期のチップでは、相互接続に金も使用されていました。[ 182 ]
近年では、現代のマイクロプロセッサで相互接続されるトランジスタの数が大幅に増加したことにより、ロジックの相互接続レベルの数が大幅に増加し、配線のタイミング遅延が非常に大きくなったため、配線材料の変更（アルミニウムから銅の相互接続層へ）[ 183 ]と相互接続の誘電体材料の変更（二酸化ケイ素から新しい低κ絶縁体へ）[ 184 ] [ 185 ]が必要となった。この性能向上は、ダマシン処理によって処理工程が削減されることでコストも削減される。相互接続レベルの数が増えるにつれて、後続のリソグラフィの前に平坦な表面を確保するために、前の層の平坦化が必要となる。平坦化を行わないと、レベルがますます曲がって、使用可能なリソグラフィの焦点深度を超えて広がり、パターニング能力が妨げられる。CMP（化学機械平坦化）は、このような平坦化を実現するための主要な処理方法であるが、相互接続レベルの数が3以下である場合は、ドライエッチバックがまだ使用されることがある。銅配線では、銅が周囲に拡散（「汚染」）するのを防ぐために導電性のバリア層が使用され、多くの場合、窒化タンタルでできています。[ 186 ] [ 181 ] 1997年、IBMは銅配線を最初に採用しました。[ 187 ]
2014年、Applied Materialsは、22nmノードの相互接続にコバルトを使用することを提案した。これは、電気泳動を防ぐために銅の相互接続をコバルトで封止するために使用され、この用途ではコバルトよりも厚くする必要があるため、窒化タンタルに取って代わるものである。[ 181 ] [ 188 ]
ウェーハ処理の高度にシリアル化された性質により、さまざまな処理ステップ間の計測に対する需要が高まっています。たとえば、エリプソメトリーまたは反射率測定に基づく薄膜計測は、ゲート酸化膜の厚さ、フォトレジストおよびその他のコーティングの厚さ、屈折率、消衰係数を厳密に制御するために使用されます。 [ 189 ]ウェーハ計測装置/ツール、またはウェーハ検査ツールは、テストまで前の処理ステップでウェーハが損傷していないことを確認するために使用されます。1つのウェーハ上のダイが多数故障している場合は、それ以上の処理のコストを回避するためにウェーハ全体が廃棄されます。仮想計測は、物理的な測定自体を実行せずに統計的手法に基づいてウェーハの特性を予測するために使用されています。[ 2 ]
フロントエンドプロセスが完了すると、半導体デバイスまたはチップは、正しく機能するかどうかを判定するためにさまざまな電気的テストにかけられます。ウェーハ上のデバイスのうち、正しく動作すると判定されたデバイスの割合は、歩留まりと呼ばれます。メーカーは通常、歩留まりを秘密にしていますが、[ 190 ] 30% 程度まで低くなる可能性があり、これはウェーハ上のチップの 30% だけが意図どおりに動作することを意味します。プロセス変動は、歩留まりが低い多くの理由の 1 つです。テストは、欠陥のあるチップが比較的高価なパッケージに組み込まれるのを防ぐために実施されます。
歩留まりは、デバイス（ダイまたはチップ）のサイズと関連していることが多いが、必ずしも関連しているわけではない。例として、2019年12月にTSMCは、ダイサイズ17.92 mm 2の5nmテストチップの平均歩留まりが約80%、ウェーハあたりのピーク歩留まりが90%以上であると発表した。ダイサイズが100 mm 2に増加すると、歩留まりは32%に低下した。[ 191 ]ウェーハ上の致命的な欠陥の数は、ダイサイズに関係なく、単位面積あたりのウェーハの欠陥密度（またはD 0 ）として表すことができ、通常はcm 2である。
製造工場では、ウェハ上のチップを電子テスターでテストし、小さなプローブをチップに押し当てます。この装置は、不良チップごとに染料を一滴塗布してマーキングします。現在、ウェハテストデータ（結果）を中央コンピュータデータベースに記録し、最大動作周波数/クロック、チップあたりの動作コア数（完全機能）などの所定のテスト制限に従ってチップを「ビン分け」（つまり仮想ビンに分類）すれば、電子染料マーキングが可能になります。得られたビン分けデータは、ウェハマップ上にグラフ化または記録され、製造上の欠陥を追跡し、不良チップをマーキングするために使用できます。このマップは、ウェハの組み立てとパッケージングの際にも使用できます。ビン分けにより、本来なら廃棄されるはずのチップを、GPUやCPUのように下位製品に再利用できるため、デバイスの歩留まりが向上します。特に、完全に機能するチップ（例えば、すべてのコアが正しく機能するチップ）はごくわずかであるため、ビン分けは重要です。eFUSEは、選別工程で意図したとおりに動作しなかった、あるいは市場セグメンテーション（低価格帯、中価格帯、高価格帯で同じチップを使用する）の一環として、コアなどのチップの一部を切断するために使用されることがあります。チップには予備部品が組み込まれている場合があり、これにより、複数の不良部品があってもチップがテストに完全に合格できるようになります。
チップはパッケージング後にも再度テストされます。これは、ボンディングワイヤが欠落している場合や、パッケージによってアナログ性能が変化する可能性があるためです。このテストは「最終テスト」と呼ばれます。チップはX線を用いて画像化される場合もあります。
通常、製造工場はテスト時間に応じて料金を請求し、その価格は1秒あたり数セント程度です。テスト時間は数ミリ秒から数秒まで様々で、テストソフトウェアはテスト時間を短縮するように最適化されています。多くのテスターは、ほとんどまたはすべてのテストを並列で、かつ複数のチップに対して同時に実行できるリソースを備えているため、複数チップ（複数拠点）でのテストも可能です。
チップは、テストの高速化とコスト削減のために、スキャンチェーンや「内蔵セルフテスト」などの「テスト容易性機能」を備えて設計されることが多い。特殊なアナログ製造プロセスを用いる一部の設計では、設計で指定された抵抗値の分布を厳密にするために、テスト中にウェハをレーザーでトリミングすることもある。
優れた設計では、コーナー（高い動作温度と製造工程の極端な条件が組み合わさって生じるシリコンの挙動の極値）をテストし、統計的に管理しようとします。ほとんどの設計では、少なくとも64個のコーナーに対応しています。
デバイス歩留まりまたはダイ歩留まりとは、ウェハ上の動作するチップまたはダイの数をパーセントで表したもので、ウェハ上のチップの数（ウェハあたりのダイ数、DPW）はチップのサイズとウェハの直径によって変動するためです。歩留まりの低下とは、歩留まりの減少のことで、従来は主にダスト粒子が原因でしたが、1990年代以降は、主にプロセス変動、プロセス自体、およびチップ製造に使用されるツールが原因です。ただし、多くの古いファブでは依然としてダストが問題となっています。新しいプロセスでフィーチャサイズが縮小するにつれて、ダスト粒子が歩留まりに与える影響は大きくなっています。自動化と、生産装置内部のミニ環境、FOUP、SMIFの使用により、ダスト粒子による欠陥の削減が可能になりました。動作するチップは不良チップの代金を支払わなければならないため、動作するチップの販売価格を下げるため、またウェハ処理コストを削減するために、デバイス歩留まりを高く維持する必要があります。歩留まりは、ファブの設計と運用によっても影響を受ける可能性があります。
歩留まりを向上させるには、汚染物質と製造工程を厳密に管理する必要があります。汚染物質には、化学汚染物質や粉塵粒子などがあります。「致命的な欠陥」とは、粉塵粒子によって引き起こされ、デバイス（トランジスタなど）の完全な故障を引き起こす欠陥のことです。無害な欠陥もあります。致命的な欠陥を引き起こすには、粒子が特徴の1/5のサイズである必要があります。したがって、特徴の 幅が100 nmの場合、致命的な欠陥を引き起こすには、粒子の 幅がわずか20 nmで十分です。静電気も歩留まりに悪影響を与える可能性があります。化学汚染物質または不純物には、鉄、銅、ニッケル、亜鉛、クロム、金、水銀、銀などの重金属、ナトリウム、カリウム、リチウムなどのアルカリ金属、アルミニウム、マグネシウム、カルシウム、塩素、硫黄、炭素、フッ素などの元素が含まれます。これらの元素は歩留まりを低下させる可能性があるため、シリコンと接触しないようにすることが重要です。これらの元素をシリコンから除去するために化学混合物が使用されることがあります。異なる混合物は、異なる元素に対して効果的です。
歩留まりを推定するためにいくつかのモデルが使用されています。それらは、マーフィーのモデル、ポアソンのモデル、二項モデル、ムーアのモデル、およびシーズのモデルです。普遍的なモデルはありません。実際の歩留まり分布（不良チップの位置）に基づいてモデルを選択する必要があります。たとえば、マーフィーのモデルは、歩留まり損失がウェーハの端でより多く発生すると仮定し（動作しないチップはウェーハの端に集中している）、ポアソンのモデルは、不良ダイがウェーハ全体に比較的均等に分布していると仮定し、シーズのモデルは、不良ダイがクラスター状に集まっていると仮定します。[ 192 ]
小型ダイは製造コストが低く（ウェハ上に多くのダイが収まり、ウェハは全体として処理され価格が決定されるため）、ウェハ上の表面積が小さいため欠陥が発生する可能性が低くなり、歩留まりの向上にも役立ちます。ただし、小型ダイは大型ダイと同じ機能を実現するかそれを上回るためにはより小さなフィーチャが必要であり、小さなフィーチャは高い歩留まりを維持するためにプロセス変動の低減と純度の向上（汚染の低減）が必要です。計測ツールは製造プロセス中にウェハを検査し、歩留まりを予測するために使用され、欠陥が多すぎると予測されるウェハは処理コストを削減するために廃棄される場合があります。[ 190 ]
テスト後、ウェーハは通常、「バックラップ」[ 119 ] : 6、「バックフィニッシュ」、「ウェーハバックグラインド」または「ウェーハ薄化」[ 193 ]としても知られるプロセスで厚さが薄くされ、その後、ウェーハにスコアが付けられ、ウェーハダイシングとして知られるプロセスで個々のダイに分割されます。良品でマーキングのないチップのみがパッケージ化されます。
ダイの機能テストとビン分けの後、パッケージングが行われます。プラスチックまたはセラミックのパッケージングでは、ダイをマウントし、ダイ/ボンドパッドをパッケージのピンに接続し、ダイを密封します。パッドとピンを接続するために、極細のボンドワイヤが使用されます。昔（1970年代）はワイヤを手作業で接続していましたが、現在では専用の機械がこの作業を行います。従来、これらのワイヤは金で構成されており、はんだメッキされた銅のリードフレーム（「リードフレーム」と発音）につながっていました。鉛は有毒であるため、現在ではRoHS指令により鉛フリーの「リードフレーム」が義務付けられています。従来、ボンドパッドはダイの端に配置されていましたが、フリップチップパッケージングを使用すると、ボンドパッドをダイの表面全体に配置できます。
チップスケールパッケージ（CSP）は、もう一つのパッケージング技術です。ほとんどのパッケージと同様に、プラスチック製のデュアルインラインパッケージは、内部に収められた実際のダイよりもはるかに大きいサイズですが、CSPチップはダイとほぼ同じサイズです。CSPは、ウェハをダイシングする前に、各ダイごとに製造することができます。
パッケージ化されたチップは、パッケージング中に損傷を受けていないこと、およびダイとピンの相互接続操作が正しく行われたことを確認するために再テストされます。次に、レーザーがパッケージにチップの名前と番号をエッチングします。ダイのテストとパッケージング、それに続く完成したパッケージ化されたチップの最終テストを含む一連のステップは、半導体製造のバックエンド[ 119 ]、ポストファブ[ 194 ]、ATMP（アセンブリ、テスト、マーキング、およびパッケージング）[ 195 ]またはATP（アセンブリ、テスト、およびパッケージング）と呼ばれ、半導体ファウンドリとは別のOSAT（アウトソースアセンブリおよびテスト）企業によって実行される場合があります。ファウンドリは、半導体製造のフロントエンドの一部であるフォトリソグラフィやエッチングなどの製造プロセスを実行する企業またはファブです。[ 196 ]
製造工程では多くの有害物質が使用されている。[ 197 ]これらには以下が含まれる。
作業員がこれらの危険な物質に直接さらされないようにすることが極めて重要です。IC製造業界で一般的な高度な自動化は、暴露のリスクを軽減するのに役立ちます。ほとんどの製造施設では、作業員と環境へのリスクを管理するために、湿式スクラバー、燃焼器、加熱吸収カートリッジなどの排気管理システムを採用しています。[ 202 ] [ 203 ] [ 204 ]
2011年にインテルの22nmテクノロジーでFinFET（トライゲート）トランジスタが導入されたことでした。
{{cite book}}: CS1 maint: bot: 元の URL の状態が不明です (リンク)