MOSFET

従来の金属酸化物半導体（MOS）構造は、二酸化ケイ素（SiO₂）の層を成長させることによって得られる。₂ ) シリコン基板上に、一般的には熱酸化多結晶シリコン（後者がよく用いられる）の層を堆積させること誘電体材料であるため、その構造は平面コンデンサ、電極の1つが半導体に置き換えられている。

MOS構造に電圧を印加すると、半導体内の電荷分布が変化します。p型半導体（アクセプタ密度N _{_A} 、正孔密度p 、中性バルクではp = N_{_A}）を考えると、ゲートからボディへの正の電圧V_{_G （図参照）は、正に帯電した正孔をゲート絶縁体/半導体界面から遠ざけることで}空乏層を形成し、不動の負に帯電したアクセプタイオンのキャリアフリー領域を露出させます（ドーピング参照）。V _{_G}が十分に高い場合、半導体と絶縁体の界面に隣接する薄い層に位置する反転層に、高濃度の負電荷キャリアが形成されます。

従来、反転層における電子の体積密度とボディにおける正孔の体積密度が等しくなるゲート電圧をしきい値電圧と呼ぶ。トランジスタ_のゲートとソース間の電圧（VG ）がしきい値電圧（Vth）を超える_{と、その差は}オーバードライブ電圧と呼ばれる。

このp型ボディ構造はn型MOSFETの基礎であり、n型MOSFETにはn型ソース領域とドレイン領域を追加する必要がある。

MOSキャパシタ構造はMOSFETの中核を成すものです。シリコンベースがp型であるMOSキャパシタを考えてみましょう。ゲートに正の電圧を印加すると、p型基板表面にある正孔は、印加された電圧によって発生する電界によって反発されます。最初は正孔は単に反発され、表面に残るのはアクセプタ型の不動の（負の）原子となり、表面に空乏層が形成されます。正孔は、例えばシリコン原子よりも電子が1つ少ないホウ素などのアクセプタ原子によって生成されます。正孔は実体ではないため、実際には反発されません。電子は正の電界に引き寄せられ、これらの正孔を埋めます。これにより、電子が原子に固定されて不動となるため、電荷キャリアが存在しない空乏層が形成されます。

ゲート電圧が上昇すると、空乏層上部の表面がp型からn型に変化する点が存在します。これは、バルク領域からの電子がより大きな電界に引き寄せられ始めるためです。この現象は反転と呼ばれます。この反転が起こるしきい値電圧は、MOSFETにおいて最も重要なパラメータの一つです。

p型MOSFETの場合、表面の真性エネルギー準位が表面のフェルミ準位よりも小さくなると、バルク反転が発生します。これはバンド図で確認できます。フェルミ準位は、議論されている半導体の種類を定義します。フェルミ準位が真性準位と等しい場合、半導体は真性、つまり純粋なタイプです。フェルミ準位が伝導帯（価電子帯）に近い場合、半導体の種類はn型（p型）になります。

ゲート電圧を正の方向に増加させると（上記の例では）、 真性エネルギー準位バンドが価電子帯に向かって下方に湾曲します。フェルミ準位が価電子帯に近い場合（p型半導体の場合）、真性準位がフェルミ準位を横切り始める点があり、電圧が閾値電圧に達すると、真性準位がフェルミ準位を横切ります。これが反転と呼ばれる現象です。この時点で、半導体の表面はp型からn型に反転します。

フェルミ準位が真性準位よりも上にある場合、半導体はn型となる。したがって、反転においては、真性準位がフェルミ準位（価電子帯に近い位置にある）に達してそれを横切ると、表面における半導体の種類は、フェルミ準位と真性準位の相対的な位置関係によって変化する。

A MOSFET is based on the modulation of charge concentration by a MOS capacitance between a body electrode and a gate electrode located above the body and insulated from all other device regions by a gate dielectric layer. If dielectrics other than an oxide are employed, the device may be referred to as a metal-insulator-semiconductor FET (MISFET). Compared to the MOS capacitor, the MOSFET includes two additional terminals (source and drain), each connected to individual highly doped regions that are separated by the body region. These regions can be either p or n type, but they must both be of the same type, and of opposite type to the body region. The source and drain (unlike the body) are highly doped as signified by a "+" sign after the type of doping.

If the MOSFET is an n-channel or nMOS FET, then the source and drain are n+ regions and the body is a p region. If the MOSFET is a p-channel or pMOS FET, then the source and drain are p+ regions and the body is a n region. The source is so named because it is the source of the charge carriers (electrons for n-channel, holes for p-channel) that flow through the channel; similarly, the drain is where the charge carriers leave the channel.

The occupancy of the energy bands in a semiconductor is set by the position of the Fermi level relative to the semiconductor energy-band edges.

With sufficient gate voltage, the valence band edge is driven far from the Fermi level, and holes from the body are driven away from the gate.

ゲートバイアスをさらに大きくすると、半導体表面付近で伝導帯端がフェルミ準位に近づき、 p領域と酸化膜の界面に反転層またはnチャネルが形成され、表面に電子が集中します。この伝導チャネルはソースとドレインの間に伸びており、両電極間に電圧を印加すると電流が流れます。ゲート電圧を上げると反転層の電子密度が高くなり、ソースとドレイン間の電流が増加します。ゲート電圧がしきい値電圧を下回ると、チャネル内の電子密度は低くなり、ソースとドレイン間にはごくわずかなサブスレッショルドリーク電流しか流れません。

ゲート・ソース間に負の電圧（ソース・ゲート間に正の電圧）を印加すると、 nチャネルの場合と同様に、電荷と電圧の極性が逆のpチャネルがn領域表面に形成されます。ゲートとソース間に閾値電圧（pチャネルの場合は負の電圧）よりも負でない電圧を印加すると、チャネルは消失し、ソースとドレイン間にはごくわずかなサブスレッショルド電流しか流れません。このデバイスは、薄い半導体層の下に埋め込み酸化膜が形成されたシリコン・オン・インシュレーター（ SOI）デバイスで構成されます。ゲート誘電体と埋め込み酸化膜領域の間のチャネル領域が非常に薄い場合、そのチャネルは超薄型チャネル領域と呼ばれ、ソース領域とドレイン領域は薄い半導体層内またはその上に両側に形成されます。他の半導体材料を使用することもできます。ソース領域とドレイン領域がチャネルの上に全体または一部形成されている場合、それらは隆起型ソース/ドレイン領域と呼ばれます。

MOSFETの動作は、デバイスのしきい値電圧に応じて3つの異なるモードに分けられます（${\displaystyle V_{\text{th}}}$）、ゲート・ソース間電圧（${\displaystyle V_{\text{GS}}}$）、およびドレイン-ソース間電圧（${\displaystyle V_{\text{DS}}}$) 以下の議論では、簡略化された代数モデルを使用します。^{[ 35 ]}最新のMOSFETの特性は、ここで提示した代数モデルよりも複雑です。^{[ 36 ]}

エンハンスメントモードのnチャネルMOSFETの場合、動作モードは次の3つです。

カットオフ、サブスレッショルド、および弱反転モード

基準：${\displaystyle V_{\text{GS}}<V_{\text{th}}.}$

基本的なしきい値モデルによれば、トランジスタはオフ状態であり、ドレインとソース間には導通がありません。より正確なモデルでは、熱エネルギーが電子エネルギーのフェルミ・ディラック分布に及ぼす影響を考慮し、ソースにある高エネルギー電子の一部がチャネルに入り、ドレインに流れることを想定しています。これにより、ゲート・ソース間電圧の指数関数となるサブスレッショルド電流が発生します。トランジスタがオフ状態のスイッチとして使用されているとき、ドレインとソース間の電流は理想的にはゼロであるはずですが、実際には弱い反転電流（サブスレッショルドリーク電流と呼ばれることもあります）が存在します。

ソースがバルクに接続されている弱い反転では、電流は指数関数的に変化し、${\displaystyle V_{\text{GS}}}$近似的に以下のように示される：^{[ 37 ] [ 38 ]}

$${\displaystyle I_{\text{D}}\approx I_{\text{D0}}e^{\frac {V_{\text{GS}}-V_{\text{th}}}{nV_{\text{T}}}},}$$

どこ：

• ${\displaystyle I_{\text{D0}}}$現在の${\displaystyle V_{\text{GS}}{=}V_{\text{th}}}$、
• ${\displaystyle V_{\text{T}}{=}kT/q}$は熱電圧であり、
• ${\displaystyle n}$傾斜係数は次のように表されます。

$${\displaystyle n=1+{\frac {C_{\text{dep}}}{C_{\text{ox}}}},}$$

どこ${\displaystyle C_{\text{dep}}}$は空乏層の容量であり、${\displaystyle C_{\text{ox}}}$は酸化膜層の容量です。この式は一般的に使用されますが、ソースがバルクに接続されている場合にのみ適切な近似となります。ソースがバルクに接続されていない場合、飽和時のドレイン電流のサブスレッショルド方程式は^{[ 39 ] [ 40 ]です。}

$${\displaystyle I_{\text{D}}\approx I_{\text{D0}}e^{\frac {V_{\text{G}}-V_{\text{th}}}{nV_{\text{T}}}}e^{-{\frac {V_{\text{S}}}{V_{\text{T}}}}}.}$$

長チャネルデバイスでは、電流は一度ドレイン電圧に依存しない。${\displaystyle V_{\text{DS}}\gg V_{\text{T}}}$しかし、チャネル長が短くなると、ドレイン誘起障壁低下により、デバイスの形状（例えば、チャネルドーピング、接合ドーピングなど）に複雑に依存するドレイン電圧依存性が生じます。このモードのしきい値電圧Vthは、多くの場合、選択_された電流値ID0が発生するゲート電圧として定義されます（_例えば、ID0 ₌ 1 μA）。これは、後述のモードの式で使用されるVth_値 と同じではない場合があります。

一部のマイクロパワーアナログ回路は、サブスレッショルド伝導を利用するように設計されています。^{[ 41 ] [ 42 ] [ 43 ]}これらの回路のMOSFETは、弱反転領域で動作することで、可能な限り最高の相互コンダクタンス対電流比を実現します。${\displaystyle g_{m}/I_{\text{D}}=1/\left(nV_{\text{T}}\right)}$ほぼバイポーラトランジスタのそれである。^{[ 44 ]}

サブスレッショルドI-V曲線はしきい値電圧に指数関数的に依存するため、しきい値電圧に影響を与えるあらゆる製造上のばらつきに強く依存します。例えば、ドレイン誘起バリア低下の程度を変化させる酸化膜厚、接合深さ、またはボディドーピングのばらつきなどです。結果として生じる製造上のばらつきに対する感度により、リーク電流と性能の最適化が複雑になります。^{[ 45 ] [ 46 ]}

半導体のエネルギーバンドの占有率は、半導体のエネルギーバンド端に対するフェルミ準位の位置によって決まります。ソース・ボディpn接合にソース・基板間の逆バイアスを印加すると、電子と正孔のフェルミ準位が分裂し、チャネルのフェルミ準位がバンド端から遠ざかり、チャネルの占有率が低下します。その結果、図に示すように、チャネルを確立するために必要なゲート電圧が増加します。この逆バイアス印加によるチャネル強度の変化は、「ボディ効果」と呼ばれます。

nMOSを例にとると、ゲート・ボディ間バイアスVGB_は伝導帯のエネルギー準位を決定し、ソース・ボディ間バイアスVSB_は界面付近の電子フェルミ準位を決定し、界面付近におけるこれらの準位の占有率、ひいては反転層またはチャネルの強度を決定します。

チャネルに対する身体効果は、しきい値電圧の修正によって記述することができ、それは次の式で近似される。

${\displaystyle V_{\text{TB}}=V_{T0}+\gamma \left({\sqrt {V_{\text{SB}}+2\varphi _{B}}}-{\sqrt {2\varphi _{B}}}\right),}$

ここで、V _TBは基板バイアスが存在する場合のしきい値電圧であり、V _T0はしきい値電圧のゼロV _{SB値である。}${\displaystyle \gamma }$ is the body effect parameter, and 2φ_B is the approximate potential drop between surface and bulk across the depletion layer when V_SB = 0 and gate bias is sufficient to ensure that a channel is present.^[52] As this equation shows, a reverse bias V_SB > 0 causes an increase in threshold voltage V_TB and therefore demands a larger gate voltage before the channel populates.

The body can be operated as a second gate, and is sometimes referred to as the "back gate"; the body effect is sometimes called the "back-gate effect".^[53]

Following the development of clean rooms to reduce contamination to levels never before thought necessary, and of photolithography^[58] and the planar process to allow circuits to be made in very few steps, the Si–SiO₂ system possessed the technical attractions of low cost of production (on a per circuit basis) and ease of integration. Largely because of these two factors, the MOSFET has become the most widely used type of transistor in the Institution of Engineering and Technology (IET).

General Micro-electronics introduced the first commercial MOS integrated circuit in 1964.^[59] Additionally, the method of coupling two complementary MOSFETs (P-channel and N-channel) into one high/low switch, known as CMOS, means that digital circuits dissipate very little power except when actually switched.

The earliest microprocessors starting in 1970 were all MOS microprocessors, fabricated entirely from PMOS logic or fabricated entirely from nMOS logic. In the 1970s, MOS microprocessors were often contrasted with CMOS microprocessors and bipolar bit-slice processors.^[60]

The MOSFET is used in digital complementary metal–oxide–semiconductor (CMOS) logic,^[61] which uses p- and n-channel MOSFETs as building blocks. Overheating is a major concern in integrated circuits since ever more transistors are packed into ever smaller chips. CMOS logic reduces power consumption because no current flows (ideally), and thus no power is consumed, except when the inputs to logic gates are being switched. CMOS accomplishes this current reduction by complementing every nMOS FET with a pMOS FET and connecting both gates and both drains together. A high voltage on the gates will cause the nMOS FET to conduct and the pMOS FET not to conduct and a low voltage on the gates causes the reverse. During the switching time as the voltage goes from one state to another, both MOSFETs will conduct briefly. This arrangement greatly reduces power consumption and heat generation.

双方向アナログスイッチは、オン時にはアナログ信号を通過させ、オフ時には（高インピーダンスを示すことで）信号を遮断します。使用されるMOSFETは通常対称構造であり、ドレインとソースの位置は電極間の相対電圧に応じて入れ替わります。nMOSの場合は常にソースがより負の側、pMOSの場合はより正の側になります。これらのスイッチはすべて、ゲート・ソース間電圧、ゲート・ドレイン間電圧、およびソース・ドレイン間電圧によって通過または遮断できる信号の種類が制限されます。電圧、電流、または電力の制限を超えると、スイッチが損傷する可能性があります。詳しくは、下記の「パワーMOSFET」の項を参照してください。

デュアルタイプ（CMOS）

この「相補型」またはCMOSタイプのスイッチは、1つのpMOSと1つのnMOS FETを並列に接続して、単一タイプのスイッチの制限を克服します。^{[ 63 ]}デジタルロジックで使用される場合、伝送ゲートと呼ばれます。FETのドレインとソースは並列に接続され、pMOSのボディは高電位（図のVpos）に接続され、nMOSのボディは低電位（Vneg）に接続されます。スイッチをオンにするには、pMOSのゲートを低電位に、nMOSのゲートを高電位に駆動します。Vpos  − V _{threshold_nMOS}とVneg − V threshold_pMOSの間の電圧では、両方のFETが信号を伝導しますが、nMOSは低電圧をよりよく通過させ、pMOSは高電圧をよりよく通過させます。Vneg − V _{threshold_pMOS}より低い_電圧では、nMOSのみが伝導します。Vpos − V _{threshold_nMOS}より大きい電圧では、pMOSのみが伝導します。       

このスイッチの電圧制限は、両方のFETのゲート・ソース間、ゲート・ドレイン間、およびソース・ドレイン間の電圧制限です。また、pMOSは通常nMOSの2～3倍の幅があるため、スイッチは双方向の速度バランスが取れています。

トライステート回路では、出力側にCMOS MOSFETスイッチを組み込むことで、オン時には低抵抗でフルレンジの出力が得られ、オフ時には高抵抗で中レベルの信号が得られるようにすることがある。

ゲート材料の第一の基準は、優れた導体であることです。高濃度ドープ多結晶シリコンは許容範囲内の導体ですが、決して理想的な導体とは言えず、標準的なゲート材料としての役割において、いくつかの技術的な欠点も抱えています。それでもなお、多結晶シリコンの使用を支持する理由はいくつかあります。

1. しきい値電圧（ひいてはドレイン・ソース間オン電流）は、ゲート材料とチャネル材料の仕事関数の差によって変化します。ポリシリコンは半導体であるため、ドーピングの種類と濃度を調整することで仕事関数を変化させることができます。さらに、ポリシリコンは下地のシリコンチャネルと同じバンドギャップを持つため、nMOSデバイスとpMOSデバイスの両方で低いしきい値電圧を実現するために仕事関数を調整することは非常に容易です。これに対し、金属の仕事関数は容易には変化しないため、低いしきい値電圧（LVT）を得るために仕事関数を調整することは大きな課題となります。加えて、pMOSデバイスとnMOSデバイスの両方で低しきい値デバイスを実現するには、デバイスの種類ごとに異なる金属を使用する必要がある場合もあります。
2. シリコン-SiO₂_{界面は十分に研究されており、欠陥が比較的少ないことが知られている。対照的に、多くの金属-絶縁体界面にはかなりの量の欠陥が含まれており、それが}フェルミ準位の固定、電荷蓄積、あるいはその他の現象を引き起こし、最終的にデバイスの性能を低下させる可能性がある。
3. MOSFET集積回路の製造工程では、より高性能なトランジスタを製造するために、特定の高温工程の前にゲート材料を成膜することが望ましい。しかし、このような高温工程では一部の金属が溶融するため、金属ゲート方式で使用できる金属の種類が制限される。

ポリシリコンゲートは過去20年間事実上の標準でしたが、いくつかの欠点があり、将来的には金属ゲートに置き換えられる可能性が高いです。これらの欠点には以下が含まれます。

• ポリシリコンは優れた導体ではない（金属の約1000倍の抵抗率）ため、材料中の信号伝搬速度が低下します。抵抗率はドーピング濃度を上げることで下げることができますが、高濃度にドーピングされたポリシリコンでも、ほとんどの金属ほど導電性はありません。導電性をさらに向上させるために、タングステン、チタン、コバルト、そして最近ではニッケルなどの高温金属をポリシリコンの最上層に合金化することがあります。このような混合材料はシリサイドと呼ばれます。シリサイドとポリシリコンの組み合わせは、ポリシリコン単体よりも優れた電気特性を持ち、後続のプロセスで溶融することもありません。また、シリサイド材料がチャネルの近くにないため、しきい値電圧もポリシリコン単体の場合と比べて著しく高くなることはありません。ゲート電極とソースおよびドレイン領域の両方にシリサイドを形成するプロセスは、サリサイド、自己整合シリサイドと呼ばれることもあります。
• トランジスタを極限まで小型化すると、ゲート誘電体層を非常に薄くする必要があり、 最新技術では約1 nm程度になります。ここで観察される現象は、いわゆるポリシリコン空乏層と呼ばれるもので、トランジスタが反転状態にあるときに、ゲート誘電体に隣接するゲートポリシリコン層に空乏層が形成されます。この問題を回避するために、金属ゲートが望まれます。タンタル、タングステン、窒化タンタル、窒化チタンなど、さまざまな金属ゲートが使用され、通常は高誘電率誘電体と組み合わせて使用​​されます。別の方法として、FUSIと呼ばれるプロセスで完全にシリサイド化されたポリシリコンゲートを使用する方法もあります。

現在の高性能CPUは、高誘電率誘電体と組み合わせた金属ゲート技術を使用しており、これは高誘電率金属ゲート（HKMG）として知られています。金属ゲートの欠点は、いくつかの技術によって克服されています。^{[ 64 ]}

1. しきい値電圧は、高誘電率誘電体と主金属の間に薄い「仕事関数金属」層を設けることで調整されます。この層は、ゲート全体の仕事関数が主金属と薄い金属の両方の仕事関数の影響を受けるほど薄くなっています（これは、アニーリング中の合金化、あるいは薄い金属による不完全な遮蔽によるものです）。したがって、しきい値電圧は薄い金属層の厚さによって調整できます。
2. 高誘電率材料は現在では十分に研究されており、その欠陥も理解されている。
3. HKMGプロセスの中には、金属を高温で焼きなましする必要のないものも存在する。また、焼きなまし工程に耐えられる金属を選択するプロセスもある。

デバイスが小型化するにつれて、絶縁層は薄くなります。これは多くの場合、熱酸化またはシリコンの局所酸化（LOCOS）の工程によって行われます。ナノスケールのデバイスでは、ある時点でチャネルからゲート電極へのキャリアの絶縁体トンネル効果が発生します。結果として生じるリーク電流を低減するために、より高い誘電率を持つ材料を選択することで絶縁体を薄くすることができます。厚さと誘電率の関係を理解するために、ガウスの法則が電場と電荷を次のように結びつけていることに注目してください。

${\displaystyle Q=\kappa \epsilon _{0}E,}$

ここで、Qは電荷密度、κは誘電率、ε₀_は真空の誘電率、Eは電界である。この法則から、κを増加させれば、より低い電界で同じ電荷をチャネル内に維持できることがわかる。ゲート電圧は次式で与えられる。

${\displaystyle V_{\text{G}}=V_{\text{ch}}+E\,t_{\text{ins}}=V_{\text{ch}}+{\frac {Qt_{\text{ins}}}{\kappa \epsilon _{0}}},}$

ここで、V _G = ゲート電圧、V _ch = 絶縁体のチャネル側電圧、t _ins = 絶縁体の厚さです。この式は、t _ins / κ = 一定に保つために κ が増加する限り、絶縁体の厚さが増加してもゲート電圧は増加しないことを示しています (詳細については、高 κ 誘電体に関する記事、およびこの記事のゲート酸化膜リークに関するセクションを参照してください)。

MOSFETの絶縁体は誘電体であり、 LOCOSによって形成される酸化シリコンが用いられる場合もあるが、他にも多くの誘電体材料が使用されている。誘電体はMOSFETのゲート電極の真下、チャネルの真上に位置するため、一般的にはゲート誘電体と呼ばれる。

ソース・ボディ接合とドレイン・ボディ接合は、主に3つの要因から大きな注目を集めています。その設計はデバイスの電流-電圧（I-V）特性に影響を与え、出力抵抗を低下させ、接合容量の負荷効果によってデバイスの速度も低下させ、最後に、接合リークによる待機電力損失の要素にも影響します。

ドレイン誘起によるしきい値電圧の障壁低下とIV曲線に対するチャネル長変調効果は、浅い接合拡張を使用することで低減されます。さらに、ハロードーピング、すなわち、ボディと同じドーピングタイプの非常に薄い高濃度ドーピング領域を接合壁に密着させて追加することで、空乏領域の範囲を制限することができます。^{[ 65 ]}

ソースとドレインの隆起した形状を使用することで、接触領域の大部分がシリコンではなく厚い誘電体で囲まれるため、容量効果は制限されます。^{[ 66 ]}

接合部設計のこれらの様々な特徴は、（多少の脚色を加えて）図に示されています。

MOSFETのジオメトリが縮小するにつれて、信頼性を維持するためにゲートに印加できる電圧を下げなければなりません。性能を維持するためには、MOSFETのしきい値電圧も下げなければなりません。しきい値電圧が下がると、利用可能な限られた電圧スイングではトランジスタを完全にオフから完全にオンに切り替えることができません。回路設計は、オン時の大電流とオフ時の低電流の間の妥協であり、アプリケーションによってどちらを優先するかが決まります。過去には無視されていたサブスレッショルドリーク（サブスレッショルド伝導、ゲート酸化膜リーク、逆バイアス接合リークを含む）は、現在では最新の高性能VLSIチップの総消費電力の半分以上を消費する可能性があります。^{[ 69 ] [ 70 ]}

ゲートとチャネル間の絶縁体として機能するゲート酸化膜は、トランジスタがオンのときのチャネルの導電率と性能を向上させ、トランジスタがオフのときのサブスレッショルドリークを低減するために、できるだけ薄くする必要があります。しかし、現在のゲート酸化膜の厚さは約 1.2 nm (シリコンでは約 5原子分の厚さ)であり、ゲートとチャネル間で電子トンネル効果という量子力学的現象が発生し、消費電力が増加します。従来、ゲート絶縁体には二酸化ケイ素が使用されてきました。しかし、二酸化ケイ素の誘電率はそれほど高くありません。ゲート誘電体の誘電率を高めることで、高い静電容量を維持しながらより厚い層を作ることができます (静電容量は誘電率に比例し、誘電体の厚さに反比例します)。他の条件が同じであれば、誘電体の厚さが厚くなるほど、ゲートとチャネル間の誘電体を介した量子トンネル電流が減少します。  

二酸化ケイ素よりも誘電率の大きい絶縁体（高κ誘電体と呼ばれる）として、ハフニウムやジルコニウムなどの第IVb族金属ケイ酸塩や酸化物が、45ナノメートル技術ノード以降、ゲートリーク電流の低減に用いられている。一方、新しいゲート絶縁体の障壁高さも重要な考慮事項である。半導体と誘電体の伝導帯エネルギーの差（およびそれに伴う価電子帯エネルギーの差）もリーク電流レベルに影響を与える。従来のゲート酸化膜である二酸化ケイ素の場合、前者の障壁は約8 eVである。多くの代替誘電体ではこの値が大幅に低く、トンネル電流が増加する傾向があり、誘電率が高いことの利点がいくらか相殺される。ゲート・ソース間の最大電圧は、大きなリークが発生する前にゲート誘電体が耐えられる電界の強さによって決まる。絶縁誘電体を薄くすると、一定の電圧で内部の電界強度が上昇する。そのため、誘電体を薄くすると、より低い電圧を使用する必要がある。

デバイスを小型化するために、接合設計はより複雑になり、ドーピングレベルの上昇、接合部の浅化、「ハロー」ドーピングなどが行われてきました^{[ 71 ] [ 72 ]。}これらはすべて、ドレイン誘起障壁低下を低減するためです（接合設計のセクションを参照）。これらの複雑な接合部を維持するために、以前は損傷や電気的に活性な欠陥を除去するために使用されていたアニーリング工程を縮小する必要があり^{[ 73 ]}、その結果、接合部のリーク電流が増加します。ドーピング濃度が高いと、格子損傷がなくても、空乏層が薄くなり、再結合中心が増えるため、リーク電流が増加します。

ドレイン誘起障壁低下(DIBL) とV _{Tロールオフ:}短チャネル効果により、チャネル形成はゲートのみによって行われるのではなく、ドレインとソースもチャネル形成に影響を与えます。チャネル長が短くなると、ソースとドレインの空乏領域が接近し、しきい値電圧 ( V _T ) はチャネル長の関数になります。これをV _Tロールオフと呼びます。V _{T は}、ドレイン-ソース間電圧V _{DSの関数にもな​​ります。V DS}を増加させると、空乏領域のサイズが大きくなり、かなりの量の電荷がV _DSによって空乏化されます。チャネル形成に必要なゲート電圧が低下するため、V _{T は}V _DSの増加とともに減少します。この効果をドレイン誘起障壁低下 (DIBL) と呼びます。

アナログ動作の場合、良好なゲインを得るには、MOSFETの出力インピーダンスを高くする必要があります。つまり、MOSFET電流は、印加されるドレイン・ソース間電圧に対してわずかにしか変化しない必要があります。デバイスが小型化するにつれて、ドレインとゲートの電極間の距離が近くなるため、ドレインの影響がゲートの影響とより効果的に競合し、MOSFET電流のドレイン電圧に対する感度が高まります。結果として生じる出力抵抗の低下を相殺するために、回路はより複雑になります。例えば、カスコード増幅器やカスケード増幅器のように、より多くのデバイスを必要とするか、オペアンプを使用したフィードバック回路（例えば、隣の図のような回路）を使用します。

MOSFETの相互コンダクタンスはゲインを決定し、少なくとも低いドレイン電圧では、正孔または電子の移動度（デバイスの種類によって異なる）に比例します。MOSFETのサイズが小さくなると、チャネル内の電界が強くなり、ドーパントの不純物濃度も高くなります。これらの変化はいずれもキャリア移動度を低下させ、結果として相互コンダクタンスを低下させます。チャネル長を短くしてもドレイン電圧が比例して低下せず、チャネル内の電界が強くなると、キャリアの速度が飽和し、電流と相互コンダクタンスが制限されます。

従来、スイッチング時間はゲートのゲート容量にほぼ比例していました。しかし、トランジスタが小型化し、チップ上にトランジスタが多数配置されるにつれて、相互接続容量（チップの異なる部分間の金属層接続の容量）が容量の大きな割合を占めるようになっています。^{[ 74 ] [ 75 ]}信号は相互接続を通って伝送される必要があり、遅延が増加し、パフォーマンスが低下します。

集積回路上のMOSFETの密度がますます高まるにつれ、回路動作を損なう可能性のある局所的な発熱が大きな問題となっています。回路は高温になると動作速度が低下し、信頼性が低下し、寿命も短くなります。マイクロプロセッサを含む多くの集積回路では、ヒートシンクやその他の冷却装置および冷却方法が必要となっています。パワーMOSFETは熱暴走のリスクがあります。オン抵抗は温度とともに上昇するため、負荷がほぼ定電流負荷である場合、電力損失もそれに応じて増加し、さらに熱が発生します。ヒートシンクが温度を十分に低く保てない場合、接合部温度が急激かつ制御不能に上昇し、デバイスの破壊につながる可能性があります。

MOSFETが小型化するにつれて、トランジスタの多くの特性を生み出すシリコン中の原子の数が減少し、その結果、ドーパントの数と配置の制御がより不安定になります。チップ製造中、ランダムなプロセス変動は、長さ、幅、接合深さ、酸化膜厚など、すべてのトランジスタ寸法に影響を与え、トランジスタが縮小するにつれて、全体のトランジスタサイズに占める割合が大きくなります。トランジスタの特性は不確実性が高くなり、統計的になります。製造のランダム性により、どの特定のMOSFETが実際に回路の特定のインスタンスに組み込まれるかはわかりません。この不確実性により、設計はさまざまなコンポーネントMOSFETに対応できるようにする必要があるため、最適とは言えない設計になります。プロセス変動、製造性設計、信頼性工学、統計的プロセス制御を参照してください。^{[ 76 ]}

Modern ICs are computer-simulated with the goal of obtaining working circuits from the first manufactured lot. As devices are miniaturized, the complexity of the processing makes it difficult to predict exactly what the final devices look like, and modeling of physical processes becomes more challenging as well. In addition, microscopic variations in structure due simply to the probabilistic nature of atomic processes require statistical (not just deterministic) predictions. These factors combine to make adequate simulation and "right the first time" manufacture difficult.

The dual-gate MOSFET has a tetrode configuration, where both gates control the current in the device. It is commonly used for small-signal devices in radio frequency applications where biasing the drain-side gate at constant potential reduces the gain loss caused by Miller effect, replacing two separate transistors in cascode configuration. Other common uses in RF circuits include gain control and mixing (frequency conversion). The tetrode description, though accurate, does not replicate the vacuum-tube tetrode. Vacuum-tube tetrodes, using a screen grid, exhibit much lower grid-plate capacitance and much higher output impedance and voltage gains than triode vacuum tubes. These improvements are commonly an order of magnitude (10 times) or considerably more. Tetrode transistors (whether bipolar junction or field-effect) do not exhibit improvements of such a great degree.

The FinFET is a double-gate silicon-on-insulator device, one of a number of geometries being introduced to mitigate the effects of short channels and reduce drain-induced barrier lowering. The fin refers to the narrow channel between source and drain. A thin insulating oxide layer on either side of the fin separates it from the gate. SOI FinFETs with a thick oxide on top of the fin are called double-gate and those with a thin oxide on top as well as on the sides are called triple-gate FinFETs.^[77][78]

すでに説明した標準的なエンハンスメントモードデバイスよりも使用頻度は低いが、デプレッションモードMOSFETデバイスも存在する。これらは、ゲートからソースへの電圧がゼロであってもチャネルが存在するようにドーピングされたMOSFETデバイスである。チャネルを制御するために、ゲートに負の電圧を印加し（nチャネルデバイスの場合）、チャネルを空乏化することで、デバイスを流れる電流を減少させる。本質的に、デプレッションモードデバイスは通常閉じた（オン）スイッチに相当し、エンハンスメントモードデバイスは通常開いた（オフ）スイッチに相当する。^{[ 79 ]}

RF領域における低雑音指数と優れた利得のため、これらのデバイスはテレビなどのRFフロントエンドにおいて、バイポーラ素子よりも好まれることが多い。

空乏型MOSFETファミリーには、シーメンスとテレフンケンのBF960 、そして1980年代にフィリップス（後にNXPセミコンダクターズとなる）が開発したBF980などがあり、その派生製品は現在でもAGCやRFミキサーのフロントエンドで使用されている。

金属-絶縁体-半導体電界効果トランジスタ（^{[ 80 ] [ 81 ] [ 82 ]}またはMISFET ）は、 MOSFETよりも一般的な用語であり、絶縁ゲート電界効果トランジスタ（IGFET）の同義語です。すべてのMOSFETはMISFETですが、すべてのMISFETがMOSFETであるとは限りません。

MISFETのゲート誘電体絶縁体は、MOSFETの基板酸化物（したがって、通常は二酸化ケイ素）ですが、他の材料も使用できます。ゲート誘電体は、 MISFETのゲート電極の真下、チャネルの真上に位置しています。ゲート材料には、歴史的に「金属」という用語が使われてきましたが、現在では通常、高濃度ドープされたポリシリコンやその他の非金属が使用されています。

絶縁体の種類は以下のとおりです。

• シリコンMOSFETにおける二酸化ケイ素
• 有機絶縁体（例えば、無添加トランス-ポリアセチレン、シアノエチルプルラン、CEP ^{[ 83 ]}）は、有機ベースのFETに用いられる。^{[ 82 ]}

For devices of equal current driving capability, n-channel MOSFETs can be made smaller than p-channel MOSFETs, due to p-channel charge carriers (holes) having lower mobility than do n-channel charge carriers (electrons), and producing only one type of MOSFET on a silicon substrate is cheaper and technically simpler. These were the driving principles in the design of nMOS logic which uses n-channel MOSFETs exclusively. However, neglecting leakage current, unlike CMOS logic, nMOS logic consumes power even when no switching is taking place. With advances in technology, CMOS logic displaced nMOS logic in the mid-1980s to become the preferred process for digital chips.

Power MOSFETs have a different structure.^[84] As with most power devices, the structure is vertical and not planar. Using a vertical structure, it is possible for the transistor to sustain both high blocking voltage and high current. The voltage rating of the transistor is a function of the doping and thickness of the N-epitaxial layer (see cross section), while the current rating is a function of the channel width (the wider the channel, the higher the current). In a planar structure, the current and breakdown voltage ratings are both a function of the channel dimensions (respectively width and length of the channel), resulting in inefficient use of the "silicon estate". With the vertical structure, the component area is roughly proportional to the current it can sustain, and the component thickness (actually the N-epitaxial layer thickness) is proportional to the breakdown voltage.^[85]

Power MOSFETs with lateral structure are mainly used in high-end audio amplifiers and high-power PA systems. Their advantage is a better behaviour in the saturated region (corresponding to the linear region of a bipolar transistor) than the vertical MOSFETs. Vertical MOSFETs are designed for switching applications.^[86]

There are LDMOS (lateral double-diffused metal oxide semiconductor) and VDMOS (vertical double-diffused metal oxide semiconductor). Most power MOSFETs are made using this technology.

半導体サブマイクロメートルおよびナノメートル電子回路は、宇宙空間のような過酷な放射線環境下で通常の許容範囲内で動作することが主な懸念事項です。放射線耐性設計（RHBD）デバイスを作成するための設計アプローチの1つは、エンクロージャーレイアウトトランジスタ（ELT）です。通常、MOSFETのゲートはドレインを囲み、ドレインはELTの中央に配置されます。MOSFETのソースはゲートを囲みます。別のRHBD MOSFETはHゲートと呼ばれます。これらのトランジスタはどちらも放射線に対して非常に低いリーク電流を持ちます。ただし、サイズが大きく、標準的なMOSFETよりもシリコン上でより多くのスペースを占有します。古いSTI（浅溝分離）設計では、シリコン酸化物領域付近への放射線照射により、放射線誘起トラップ電荷の蓄積により、標準MOSFETのコーナーでチャネル反転が発生します。電荷が十分に大きい場合、蓄積された電荷は、標準MOSFETのチャネル界面（ゲート）付近のチャネルに沿ったSTI表面エッジに影響を与えます。これにより、チャネルエッジに沿ってデバイスのチャネル反転が発生し、オフ状態のリーク経路が生成されます。その後、デバイスがオンになります。このプロセスは回路の信頼性を著しく低下させます。ELTは、標準MOSFETで発生するゲート端での不要な表面反転を低減することで信頼性を向上させるなど、多くの利点を提供します。ゲート端はELTで囲まれているため、ゲート酸化膜端（ゲート界面のSTI）がなく、トランジスタのオフ状態リークが大幅に低減されます。スペースシャトルや衛星のコンピュータ、通信機器、監視システムなどの低電力マイクロエレクトロニクス回路は、地球で使用されるものとは大きく異なります。これらは放射線（陽子や中性子などの高速原子粒子、地球の宇宙空間における太陽フレアの磁気エネルギー散逸、X線、ガンマ線などの高エネルギー宇宙線）耐性回路です。これらの特殊な電子機器は、RHBD MOSFETを使用してさまざまな技術を適用して設計されており、宇宙飛行士の安全な宇宙旅行と安全な宇宙遊泳を保証します。