ポリシリコンの空乏効果

ポリシリコン空乏効果は、ゲート材料としてポリシリコンを使用する MOSFETデバイスのしきい値電圧の望ましくない変動が観察され、電子回路の予期しない動作につながる現象です。^[1]この変動のため、この問題を解決するために高k誘電体金属ゲート（HKMG）が導入されました。

多結晶シリコンはポリシリコンとも呼ばれ、小さなシリコン結晶からなる材料です。ポリシリコンは、半導体電子機器や太陽電池に使用される単結晶シリコンや、薄膜デバイスや太陽電池に使用されるアモルファスシリコンとは異なります。

ゲート材料の選択

ゲートコンタクトはポリシリコンまたは金属でできていますが、以前はポリシリコンとゲート酸化物( SiO ₂ ) 間のインターフェースが良好であったため、金属よりもポリシリコンが選択されていました。しかし、ポリシリコン層の導電性は非常に低く、この低い導電性のために電荷蓄積が低くなり、チャネル形成が遅れ、回路に望ましくない遅延が発生します。ポリ層は N 型または P 型の不純物でドープされ、完全な導体のように動作して遅延を減らします。

ドープポリシリコンゲートの欠点

V _gs = ゲート電圧
V _th = 閾値電圧
n+ = 高濃度ドープN領域

nMOSトランジスタの図1(a)では、外部電界がないため、自由多数キャリアが構造全体に散らばっているのが観察されます。ゲートに正の電界が印加されると、散らばったキャリアは図1(b)のように配置され、電子はゲート端子に向かって移動しますが、開回路構成のため流れ始めません。電荷の分離の結果、ポリシリコン酸化物界面に空乏領域が形成され、これがMOSFETのチャネル形成に直接影響します。^[2]

n+ポリシリコンゲートを備えたNMOSでは、ドナーイオン（N _D）の（+）ve電界とゲート端子に外部から印加された（+）ve電界の複合効果により、ポリ空乏効果がチャネル形成を助けます。基本的に、ポリシリコン上の（+）veに帯電したドナーイオン（N _D）の蓄積により反転チャネルの形成が促進され、 $V$ $gs$ $> V$ $thの$ ときに反転層が形成されます。これは、図1（b）でわかるように、反転チャネルがアクセプタイオン（N _A）（少数キャリア）で形成されます。^[3]ポリシリコン空乏は、製造プロセスに応じてトランジスタの横方向に変化する可能性があり、特定のトランジスタ寸法でトランジスタの大きなばらつきにつながる可能性があります。^[4]

金属ゲートが再導入

上記の理由により、デバイスのスケーリングが進むにつれて（32-28nmノード）、ポリゲートはメタルゲートに置き換えられています。次の技術は、High-k誘電体メタルゲート（HKMG）統合として知られています。^[5]^[6] 2011年にIntelは、メタルゲート技術の使用を示したさまざまなノードの製造手順に関するプレスキットをリリースしました。^[7]

MOSデバイスのゲート材料としては、以前はドープされたポリシリコンが好まれていました。ポリシリコンは、その仕事関数がSi基板と一致するため使用されていました（その結果、MOSFETのしきい値電圧が低くなります）。主流のCMOS技術でゲート酸化物としてSiO ₂誘電体がハフニウム酸化物などのhigh-k誘電体に置き換えられた時点で、メタルゲートが再導入されました。 ^[8]また、ゲート誘電体との界面では、ポリシリコンはSiO _{x層を形成します。さらに、}フェルミレベルのピン止めが発生する可能性が依然として高いままです。 ^{[9]そのため、ドープされたポリの影響は、回路}シミュレーション中に考慮されなかったしきい値電圧の望ましくない低下です。MOSFETのv _thのこのような変動を回避するために、現在はポリシリコンよりもメタルゲートが好まれています。

参照

NMOSにおけるポリシリコンゲート空乏効果の低減
ドレイン誘起バリア低下
ゲート材質
インテルによるマイクロプロセッサの製造

参考文献

^ Rios, R.; Arora, ND (1994). 「MOSFET のポリシリコン空乏効果の解析モデル」. IEEE Electron Device Letters . 15 (4): 129– 131. doi :10.1109/55.285407. S2CID 9878129.
^ Rios, R.; Arora, ND (1994). 「ポリシリコン空乏効果のモデリングとサブマイクロメートルCMOS回路の性能への影響」IEEE Transactions on Electron Devices . 42 (5): 935– 943. doi :10.1109/16.381991.
^ Schuegraf, KF; King, CC; Hu, C. (1993). 「薄い酸化膜MOS技術におけるポリシリコン空乏の影響」(PDF) . Proceedings International Symposium: VLSI Technology Systems and Applications . pp. 86– 90.
^ HP Tuinhout、AH Montree、J. Schmitz、PA Stolk、「ゲート空乏とホウ素浸透がディープサブミクロン CMOS トランジスタのマッチングに与える影響」、IEEE 国際電子デバイス会議、テクニカルダイジェスト、pp. 631-634、1997 年。
^ 「ARM、IBM、Samsung、GLOBALFOUNDRIES、Synopsysが32/28nm HKMG垂直最適化設計プラットフォームの提供を発表」。news.synopsys.com。2016年7月14日時点のオリジナルよりアーカイブ。2022年5月4日閲覧。
^ 「Global Foundries」。2013年5月9日時点のオリジナルよりアーカイブ。2012年3月28日閲覧。
^ 「砂からシリコンへ：チップの製造」（プレスリリース）。Intel Technology。2011年11月11日。 2013年6月8日閲覧。
^ Chau, Robert (2003 年 11 月 6 日)。「CMOS のゲート誘電体スケーリング: SiO2/PolySi から High-K/Metal-Gate へ」(ホワイトペーパー) (プレスリリース)。Intel Technology。2013年 6 月 8 日閲覧。
^ Hobbs, CC; Fonseca, LRC; Knizhnik, A. (2004). 「ポリシリコン/金属酸化物界面におけるフェルミ準位のピンニング - パート I」. IEEE Transactions on Electron Devices . 51 (6): 971– 977. doi :10.1109/TED.2004.829513. S2CID 45952996.

[1] Rios, R.; Arora, ND (1994). 「MOSFET のポリシリコン空乏効果の解析モデル」. IEEE Electron Device Letters . 15 (4): 129– 131. doi :10.1109/55.285407. S2CID 9878129.

[2] Rios, R.; Arora, ND (1994). 「ポリシリコン空乏効果のモデリングとサブマイクロメートルCMOS回路の性能への影響」IEEE Transactions on Electron Devices . 42 (5): 935– 943. doi :10.1109/16.381991.

[3] Schuegraf, KF; King, CC; Hu, C. (1993). 「薄い酸化膜MOS技術におけるポリシリコン空乏の影響」(PDF) . Proceedings International Symposium: VLSI Technology Systems and Applications . pp. 86– 90.

[4] HP Tuinhout、AH Montree、J. Schmitz、PA Stolk、「ゲート空乏とホウ素浸透がディープサブミクロン CMOS トランジスタのマッチングに与える影響」、IEEE 国際電子デバイス会議、テクニカルダイジェスト、pp. 631-634、1997 年。

[5] 「ARM、IBM、Samsung、GLOBALFOUNDRIES、Synopsysが32/28nm HKMG垂直最適化設計プラットフォームの提供を発表」。news.synopsys.com。2016年7月14日時点のオリジナルよりアーカイブ。2022年5月4日閲覧。

[6] 「Global Foundries」。2013年5月9日時点のオリジナルよりアーカイブ。2012年3月28日閲覧。

[7] 「砂からシリコンへ：チップの製造」（プレスリリース）。Intel Technology。2011年11月11日。 2013年6月8日閲覧。

[8] Chau, Robert (2003 年 11 月 6 日)。「CMOS のゲート誘電体スケーリング: SiO2/PolySi から High-K/Metal-Gate へ」(ホワイトペーパー) (プレスリリース)。Intel Technology。2013年 6 月 8 日閲覧。

[9] Hobbs, CC; Fonseca, LRC; Knizhnik, A. (2004). 「ポリシリコン/金属酸化物界面におけるフェルミ準位のピンニング - パート I」. IEEE Transactions on Electron Devices . 51 (6): 971– 977. doi :10.1109/TED.2004.829513. S2CID 45952996.