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パワーMOSFETは、高電力レベルを扱うように設計された金属酸化膜半導体電界効果トランジスタ（MOSFET）の一種です。絶縁ゲートバイポーラトランジスタ（IGBT）やサイリスタなどの他のパワー半導体デバイスと比較すると、主な利点はスイッチング速度が速く、低電圧での効率が高いことです。IGBTと同様に絶縁ゲートを備えているため、駆動が容易です。ゲインが低い場合があり、場合によってはゲート電圧を制御対象電圧よりも高くする必要があることもあります。
パワーMOSFETの設計は、 1960年代から集積回路の製造に使用されてきたMOSFETおよびCMOS技術の進化によって可能になった。パワーMOSFETは、低電力版である横型MOSFETと動作原理を共有している。パワーエレクトロニクスで一般的に使用されているパワーMOSFETは、標準MOSFETから改良され、1970年代に商用化された。[ 2 ]
パワーMOSFETは、ゲート駆動電力が低い、スイッチング速度が速い、[ 3 ]並列接続が容易である、[ 3 ] [ 4 ]帯域幅が広い、堅牢性がある、駆動が容易である、バイアスが簡単である、応用が容易である、修理が容易である[ 4 ]ことから、世界で最も一般的なパワー半導体デバイスです。特に、最も広く使用されている低電圧（200V未満）スイッチです。ほとんどの電源、DC-DCコンバータ、低電圧モータコントローラ、その他多くのアプリケーション など、幅広いアプリケーションで見られます。
MOSFETは1955年から1960年の間にベル研究所で発明されました。[ 5 ] [ 6 ] [ 7 ] [ 8 ] [ 9 ] [ 10 ]これはパワーエレクトロニクスにおける画期的な進歩でした。MOSFETの世代を重ねることで、パワー設計者はバイポーラトランジスタでは不可能だった性能と密度レベルを達成できるようになりました。[ 11 ]
1969年、日立製作所は最初の垂直型パワーMOSFETを発表した[ 12 ] 。これは後にVMOS（V溝型MOSFET）として知られるようになる[ 13 ] 。同年、電気技術研究所（ETL）のY. Tarui、Y. Hayashi、Toshihiro Sekigawaによって、自己整合ゲートを備えたDMOS（二重拡散型MOSFET）が初めて報告された[ 14 ] [ 15 ] 。 1974年、東北大学の西澤淳一はオーディオ用パワーMOSFETを発明し、ヤマハ株式会社がすぐにハイファイオーディオアンプ用に製造した。JVC 、パイオニア株式会社、ソニー、東芝も1974年にパワーMOSFETを使用したアンプの製造を開始した[ 16 ]。Siliconixは1975年にVMOSを商用化した[ 13 ]。
VMOSとDMOSは、VDMOS（垂直DMOS）として知られるものへと発展しました。[ 16 ] HP LabsのJohn Mollの研究チームは1977年にDMOSプロトタイプを製作し、オン抵抗が低く耐圧が高いなど、VMOSよりも優れていることを実証しました。[ 13 ]同年、日立はプレーナ型DMOSであるLDMOS（横方向DMOS）を発表しました。日立は1977年から1983年の間、唯一のLDMOSメーカーであり、その間、LDMOSはHH Electronics（Vシリーズ）やAshly Audioなどのメーカーのオーディオパワーアンプに使用され、音楽や拡声システムに使用されました。[ 16 ] 1995年に2Gデジタルモバイルネットワークが導入されると、LDMOSは2G、3G、[ 17 ]および4Gなどのモバイルネットワークで最も広く使用されるRFパワーアンプになりました。[ 18 ]
アレックス・リドウは、 1977年にスタンフォード大学でトム・ハーマンとともに、六角形のパワーMOSFETであるHexFETを共同発明した。 [ 19 ] [ 20 ] HexFETは1978年にインターナショナル・レクティファイアーによって商品化された。 [ 13 ] [ 20 ]パワーMOSFETとバイポーラ接合トランジスタ（BJT）の両方の要素を組み合わせた絶縁ゲートバイポーラトランジスタ（IGBT）は、 1977年から1979年にかけてゼネラル・エレクトリックのジャヤント・バリガによって開発された。[ 21 ]
スーパージャンクションMOSFETは、N−エピタキシャル層を貫通するP+カラムを使用するパワーMOSFETの一種です。P層とN層を積層するというアイデアは、1978年に大阪大学の城田昭三と金田茂雄によって初めて提案されました。 [ 22 ]フィリップスのDavid J. Coeは、p型とn型の層を交互に配置したスーパージャンクションMOSFETを発明し、1988年に米国特許を取得しました。[ 23 ]
パワーMOSFETは、世界で最も広く使用されているパワー半導体デバイスである。[ 3 ] 2010年現在パワーMOSFETはパワートランジスタ市場の53%を占め、絶縁ゲートバイポーラトランジスタ（27%）、RFパワーアンプ（11%）、バイポーラ接合トランジスタ（9%）を上回っている。[ 24 ] 2018年現在年間500億個以上の パワーMOSFETが出荷されている。[ 25 ] これには、 2017年2月までに1000億個以上を販売したトレンチ型パワーMOSFET [ 26 ]や、2019年までに50億個を販売したSTマイクロエレクトロニクスのMDmesh（スーパージャンクションMOSFET）などが含まれる。 [ 22 ]
パワーMOSFETは、幅広い種類の車両を含む、幅広い種類の民生用電子機器や輸送技術に一般的に使用されています。[ 27 ] [ 28 ]パワーMOSFETは、自動車用電子機器に広く使用されています。[ 29 ] [ 30 ] [ 27 ]
RF DMOS（RFパワーMOSFETとも呼ばれる）は、無線周波数（RF）アプリケーション向けに設計されたDMOSパワートランジスタの一種です。さまざまな無線およびRFアプリケーションで使用されています。 [ 31 ] [ 32 ]
パワーMOSFET（DMOS、LDMOS、VMOSを含む）は、その他幅広い用途で一般的に使用されています。[ 33 ] [ 34 ] [ 35 ]
1970年代に最初の商用パワーMOSFETが導入された際、いくつかの構造が検討されました。しかし、それらのほとんどは（少なくとも最近までは）垂直拡散MOS（VDMOS）構造（二重拡散MOSまたは単にDMOSとも呼ばれる）とLDMOS（横方向拡散MOS）構造に取って代わられ、放棄されていました。
VDMOSの断面図（図1参照）は、デバイスの「垂直性」を示しています。ソース電極がドレインの上に配置されているため、トランジスタがオン状態のときに電流は主に垂直方向に流れます。VDMOSの「拡散」とは製造プロセスを指します。Pウェル（図1参照）は拡散プロセスによって形成されます（実際にはP領域とN +領域を得るための二重拡散プロセスであり、そのため二重拡散と呼ばれます）。
パワーMOSFETは、横型MOSFETとは異なる構造を持ちます。ほとんどのパワーデバイスと同様に、その構造は平面ではなく垂直です。平面構造では、電流定格と耐圧定格はどちらもチャネル寸法（チャネルの幅と長さ）の関数となるため、「シリコン面積」を効率的に利用できません。垂直構造では、トランジスタの耐圧定格はNエピタキシャル層のドーピングと厚さの関数となり（断面図を参照）、電流定格はチャネル幅の関数となります。これにより、トランジスタはコンパクトなシリコン基板内で高い耐圧と高い電流の両方を維持することが可能になります。
LDMOSは横型構造のパワーMOSFETです。主にハイエンドオーディオパワーアンプ[ 16 ]や、2G 、 3G [ 17 ] 、 4G [ 18 ]などの無線セルラーネットワークのRFパワーアンプに使用されています。その利点は、垂直型MOSFETよりも飽和領域（バイポーラ接合トランジスタの線形領域に相当）での動作が優れていることです。垂直型MOSFETはスイッチング用途向けに設計されているため、オン状態またはオフ状態でのみ使用されます。
パワーMOSFETがオン状態にあるとき（動作モードについてはMOSFETの項を参照）、ドレイン端子とソース端子の間に抵抗特性が現れます。図2に示すように、この抵抗（「オン状態におけるドレイン・ソース間抵抗」を意味するRDSon）は、多くの基本的な寄与の合計です。
オフ状態のパワーMOSFETは、PINダイオード（P +拡散層、N−エピタキシャル層、およびN +基板から構成される）と同等です。この非常に非対称な構造に逆バイアスをかけると、空間電荷領域は主に低濃度ドープ側、すなわちN−層上に広がります。これは、この層がMOSFETのオフ状態におけるドレイン・ソース間電圧の大部分に耐えなければならないことを意味します。
しかし、MOSFETがオン状態にあるとき、このN−層は機能しません。さらに、この領域は軽度にドープされているため、その固有抵抗は無視できず、MOSFETのオン状態のドレイン-ソース間抵抗（RDSon ）に加算されます（これは図2のRn抵抗です）。
トランジスタの降伏電圧とオン抵抗RDSonは、主に2つのパラメータによって決まります。それは、ドーピング濃度とN型エピタキシャル層の厚さです。層が厚く、ドーピング濃度が低いほど、降伏電圧は高くなります。逆に、層が薄く、ドーピング濃度が高いほど、オン抵抗RDSonは低くなります（したがって、MOSFETの導通損失も低くなります）。このように、MOSFETの設計においては、定格電圧とオン抵抗の間にはトレードオフの関係があることがわかります。これは図3のグラフに示されています。
図1に示すように、MOSFETの動作原理ではソースがN +ゾーンに接続されているだけでよいのですが、ソースメタライゼーションはN +とP +の両方の注入部に接続されています。しかし、もし接続されていた場合、Nドープされたソースとドレインの間にフローティングPゾーンが生じ、これはベースが接続されていないNPNトランジスタに相当します。特定の条件下（高ドレイン電流時、オン状態のドレイン-ソース間電圧が数ボルト程度の場合）では、この寄生NPNトランジスタがトリガーされ、MOSFETが制御不能になります。P注入部をソースメタライゼーションに接続することで、寄生トランジスタのベースがエミッタ（MOSFETのソース）に短絡され、不要なラッチングが防止されます。ただし、この解決策ではMOSFETのドレイン（カソード）とソース（アノード）の間にダイオードが形成され、電流を一方向にしか遮断できなくなります。
ボディダイオードは、Hブリッジやハーフブリッジなどの構成において、誘導性負荷用のフリーホイールダイオードとして利用できます。これらのダイオードは通常、順方向電圧降下がかなり大きいものの、大電流を扱うことができ、多くの用途で十分な性能を発揮するため、部品点数を削減し、結果としてデバイスコストと基板面積の削減につながります。効率を高めるために、ボディダイオードが電流を流す時間を最小限に抑える同期整流がよく用いられます。
パワーMOSFETは単極性であるため、非常に高速なスイッチングが可能です。実際、バイポーラデバイスのように少数キャリアを除去する必要はありません。スイッチング速度における唯一の本質的な制限は、MOSFETの内部容量によるものです（図4参照）。トランジスタがスイッチングする際には、これらの容量を充電または放電する必要があります。ゲート容量を流れる電流は外部ドライバ回路によって制限されるため、これは比較的遅いプロセスになる可能性があります。この回路が、実際にはトランジスタのスイッチング速度を決定します（パワー回路のインダクタンスが十分に低い場合）。
MOSFETのデータシートでは、容量はしばしばC iss（入力容量、ドレインとソース端子が短絡）、C oss（出力容量、ゲートとソースが短絡）、C rss（逆伝達容量、ソースが接地）と表記されます。これらの容量と以下に説明する容量との関係は次のとおりです。
ここで、CGS、CGD 、およびCDSは、それぞれゲート-ソース間、ゲート-ドレイン間、およびドレイン-ソース間の容量です（下記参照）。メーカーは、トランジスタ上で直接測定できるため、Ciss、Coss、およびCrssを引用することを好みます。しかし、 CGS、CGD 、およびCDSは物理的な意味により近いため、この記事の残りの部分ではこれらを使用します。
C GS容量は、C oxN+、C oxP、C oxmの並列接続によって構成されます（図4参照）。N +領域とP領域は高濃度にドーピングされているため、前二者の容量は一定とみなすことができます。C oxmは（ポリシリコン）ゲートと（金属）ソース電極間の容量であるため、これも一定です。したがって、C GSを一定容量、すなわちトランジスタの状態に依存しない容量とみなすのが一般的です。
C GD容量は、2つの基本容量の直列接続として考えることができます。1つ目は、ゲート電極、二酸化ケイ素、およびNエピタキシャル層の上部から構成される酸化膜容量（C oxD ）です。これは一定値です。2つ目の容量（C GDj ）は、MOSFETがオフ状態のときに空間電荷領域が拡張することによって生じます。したがって、ドレイン・ゲート間電圧に依存します。このことから、C GDの値は次のようになります。
空間電荷領域の幅は[ 36 ]で与えられる。
どこはシリコンの誘電率、qは電子電荷、Nはドーピング濃度である。C GDjの値は、平面コンデンサの式を用いて近似することができる。
ここで、A GDはゲート・ドレイン重なり部分の表面積である。したがって、次のようになる。
C GDj（したがってC GD）は、ゲート・ドレイン間電圧に依存する容量であることがわかります。この電圧が増加すると、容量は減少します。MOSFETがオン状態のとき、C GDjはシャントされるため、ゲート・ドレイン間容量は一定値C oxDに等しくなります。
ソース金属配線がPウェルと重なるため（図1参照）、ドレイン端子とソース端子はPN接合によって分離されます。したがって、C DSは接合容量です。これは非線形容量であり、その値はC GDjと同じ式を使用して計算できます。
MOSFETを動作させるには、外部回路に接続する必要があります。多くの場合、ワイヤボンディングが使用されます（ただし、代替技術も検討されています）。これらの接続部には寄生インダクタンスが発生しますが、これはMOSFET技術に特有のものではありません。しかし、高速な整流速度のため、寄生インダクタンスは重要な影響を及ぼします。寄生インダクタンスは、トランジスタのターンオフ時に電流を一定に保ち、過電圧を発生させる傾向があり、結果として整流損失が増加します。
MOSFETの各端子には寄生インダクタンスが存在する可能性があり、それぞれ異なる影響を及ぼします。
ゲート酸化膜は非常に薄いため（100nm 以下）、耐えられる電圧には限界があります。メーカーのデータシートには、ゲート・ソース間電圧の最大値（約20V ）が記載されていることが多く 、この制限を超えると部品が破損する可能性があります。さらに、ゲート・ソース間電圧が高いとMOSFETの寿命が著しく短くなる一方で、オン抵抗（RDSon）の低減にはほとんど、あるいは全くメリットがありません。
この問題に対処するために、ゲートドライバ回路がよく用いられる。
パワーMOSFETには、ドレイン・ソース間電圧（オフ状態時）の最大値が規定されており、これを超えると絶縁破壊が発生する可能性があります。絶縁破壊電圧を超えるとデバイスが導通状態になり、過剰な電力損失によってデバイス本体や他の回路部品が損傷する可能性があります。
ドレイン電流は一般的に、規定された値（最大連続ドレイン電流）以下に抑える必要があります。ただし、ごく短時間であれば、より高い値に達することもあります（最大パルスドレイン電流。パルス幅は様々に規定される場合もあります）。ドレイン電流は、ボンディングワイヤなどの内部部品における抵抗損失による発熱や、金属層におけるエレクトロマイグレーションなどの現象によって制限されます。
MOSFETの接合部温度（T<sub> J</sub>）は、デバイスが確実に機能するために、MOSFETのダイレイアウトとパッケージ材料によって決定される規定の最大値以下に維持されなければなりません。多くの場合、パッケージは、成形コンパウンドや（使用されている場合）エポキシの特性により、接合部温度の最大値を制限する要因となります。
最大動作周囲温度は、消費電力と熱抵抗によって決まります。接合部からケースへの熱抵抗はデバイスとパッケージ固有のものであり、ケースから周囲への熱抵抗は、基板/実装レイアウト、放熱面積、空気/流体の流れに大きく依存します。
電力損失の種類（連続的かパルス的か）は、熱容量特性により最大動作温度に影響を与えます。一般的に、一定の電力損失に対してパルスの周波数が低いほど、デバイスの冷却時間が長くなるため、最大動作周囲温度は高くなります。フォスターネットワークなどのモデルは、電力過渡現象による温度変化の解析に使用できます。
安全動作領域は、パワーMOSFETが損傷することなく処理できるドレイン電流とドレイン・ソース間電圧の組み合わせ範囲を定義します。これは、これら2つのパラメータによって定義される平面上の領域としてグラフィカルに表されます。ドレイン電流とドレイン・ソース間電圧はそれぞれ最大値以下に抑える必要がありますが、それらの積もデバイスが処理できる最大電力損失以下に抑える必要があります。したがって、デバイスを最大電流と最大電圧で同時に動作させることはできません。[ 37 ]
パワーMOSFETの等価回路は、1つのMOSFETと寄生BJTが並列に接続された構成となります。BJTがオンになると、ゲートによる制御ができないため、オフにすることはできません。この現象は「ラッチアップ」と呼ばれ、デバイスの破壊につながる可能性があります。BJTは、p型ボディ領域の電圧降下によってオンになります。ラッチアップを回避するため、通常、デバイスパッケージ内でボディとソースは短絡されています。
前述のとおり、パワーMOSFETの電流処理能力はゲートチャネル幅によって決まります。ゲートチャネル幅は、図示された断面図の3番目の寸法（Z軸）です。
コストとサイズを最小限に抑えるためには、トランジスタのダイ面積をできるだけ小さくすることが重要です。そのため、チャネル表面積の幅を広げる、つまり「チャネル密度」を高めるための最適化手法が開発されてきました。これらの手法は主に、MOSFETダイの全面にわたってセル構造を繰り返すことで実現されます。これらのセルには様々な形状が提案されていますが、最も有名なのはインターナショナル・レクティファイアー社のHEXFETデバイスで使用されている六角形です。
チャネル密度を高めるもう 1 つの方法は、基本構造のサイズを小さくすることです。これにより、一定の表面積により多くのセルを配置でき、チャネル幅も広くなります。ただし、セルサイズが小さくなると、すべてのセルの適切な接触を確保することが難しくなります。これを克服するために、「ストリップ」構造がよく使用されます (図を参照)。チャネル密度に関しては、同等の解像度のセル構造よりも効率は劣りますが、より小さなピッチに対応できます。平面ストライプ構造のもう 1 つの利点は、十分な順方向バイアスによって寄生バイポーラトランジスタがオンになるアバランシェ降伏イベント中に故障しにくいことです。セル構造では、いずれかのセルのソース端子の接触が不十分な場合、アバランシェ降伏イベント中に寄生バイポーラトランジスタがラッチオンする可能性がはるかに高くなります。このため、平面ストライプ構造を使用する MOSFET は、極端な熱ストレスによるアバランシェ降伏時にのみ故障する可能性があります。[ 38 ]
P型基板MOSFET（PチャネルMOSFETまたはPMOSとも呼ばれる）は、反対のドーピングタイプ（図1の断面図でPの代わりにN、Nの代わりにP）を持つMOSFETです。このMOSFETは、P型基板とP−エピタキシャル成長を用いて作製されます。チャネルがN領域にあるため、このトランジスタは負のゲート・ソース間電圧によってオンになります。このため、スイッチの端子の1つが入力電圧の高側に接続されるバックコンバータでの使用に適しています。Nチャネル（またはNMOS）MOSFETの場合、この構成ではゲート電圧が等しくなります。電圧が上がらない場合PチャネルMOSFETでは必須です。
このタイプのMOSFETの主な欠点は、電荷キャリアとして正孔を使用するため、オン状態性能が劣ることです。正孔の移動度は電子の移動度よりもはるかに低いためです。抵抗率は移動度に直接関係するため、特定のPチャネルデバイスは同じ寸法のNチャネルMOSFETと比較して3倍高い。
このパワーMOSFET構造はトレンチMOSとも呼ばれ、ゲート電極はシリコンにエッチングされた溝の中に埋め込まれています。これにより、垂直チャネルが形成されます。この構造の主な利点は、JFET効果が発生しないことです。構造の名前は、溝がU字型をしていることに由来します。
特に500Vを超える電圧においては 、インフィニオン・テクノロジーズ社のCoolMOS製品をはじめとする一部のメーカーが、電荷補償の原理を採用し始めている。この技術を用いることで、高電圧MOSFETのデバイス抵抗の最大の要因（95%以上）であるエピタキシャル層の抵抗を5倍以上低減できる。
ルネサスエレクトロニクスは、スーパージャンクションMOSFETの製造効率と信頼性の向上を目指し、深溝プロセス技術を用いたスーパージャンクション構造を開発しました。この技術は、低不純物N型材料に溝をエッチングしてP型領域を形成するものです。このプロセスにより、多層エピタキシャル成長法に内在する問題点を克服し、極めて低いオン抵抗と内部容量の低減を実現しました。
pn接合面積が増加するため、スーパージャンクション構造は、従来のプレーナー型パワーMOSFETと比較して、逆回復時間は短くなるものの、逆回復電流は大きくなる。
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