しきい値電圧

電界効果トランジスタ（FET）のしきい値電圧（一般的にVthまたはVGS(th)と略される）は、ソース端子_とドレイン_端子の間に導電経路を形成するために必要な最小ゲート・ソース間電圧（VGS _）のことである。これは電力効率を維持するための重要なスケーリング係数である。

接合型電界効果トランジスタ（JFET）について言及する場合、しきい値電圧はピンチオフ電圧と呼ばれることが多い。^{[ 1 ] [ 2 ]}これはやや紛らわしい。なぜなら、絶縁ゲート型電界効果トランジスタ（IGFET）に適用されるピンチオフは、電流がオフになることはないにもかかわらず、高いソース・ドレインバイアス下で電流飽和動作につながるチャネルのピンチングを指すからである。ピンチオフとは異なり、しきい値電圧という用語は曖昧さがなく、どの電界効果トランジスタでも同じ概念を指す。

nチャネルエンハンスメントモードデバイスでは、トランジスタ内部に導電チャネルは自然には存在しません。VGSがない場合、FET本体に添加されたドーパントイオンは、移動キャリアが存在しない領域である空乏層を形成します。正のVGS_は、本体内の自由浮遊電子をゲートに向かって引き寄せます。しかし、ドーパントイオンに対抗して導電チャネルを形成するには、ゲート付近に十分な数の電子を引き寄せる必要があります。このプロセスは反転と呼ばれます。導電チャネルは、FETのしきい値電圧でソースからドレインまで接続されます。VGS_が高くなると、さらに多くの電子がゲートに向かって引き寄せられ、チャネルが広がります。

pチャネル型エンハンスメントモードMOSトランジスタでは、これとは逆のことが起こります。VGS = 0のとき、_デバイスは「オフ」状態となり、チャネルは開放/非導通状態になります。p型エンハンスメントモードMOSFETに負のゲート電圧を印加すると、チャネルの導通が高まり、「オン」状態になります。

対照的に、nチャネル空乏型デバイスでは、トランジスタ内部に導電チャネルが自然に存在します。そのため、しきい値電圧という用語は、このようなデバイスをオンにする際には直接適用されず、代わりに、チャネルが十分に広くなり電子が容易に流れるようになる電圧レベルを示すために使用されます。この流れやすさのしきい値は、 pチャネル空乏型デバイスにも適用されます。pチャネル空乏型デバイスでは、ゲートからボディ/ソースへの負電圧によって、正に帯電した正孔がゲート絶縁体/半導体界面から押し出され、キャリアのない、不動の負に帯電したアクセプターイオンの領域が露出することで、空乏層が形成されます。

nチャネル空乏型MOSトランジスタの場合、十分な負のゲート・ソース間電圧（VGS _）を印加すると、導電チャネルから自由電子が枯渇し（そのためこの名前が付けられています）、トランジスタは「オフ」になります。同様に、pチャネル空乏型MOSトランジスタの場合、十分な正のゲート・ソース間電圧を印加すると、チャネルから自由正孔が枯渇し、トランジスタは「オフ」になります。

幅広のプレーナー型トランジスタでは、しきい値電圧はドレイン・ソース間電圧（VDS）にほとんど依存しない_{ため、明確に定義された特性ですが、}ドレイン誘起障壁低下のため、最新のナノメートルサイズのMOSFETではそれほど明確ではありません。

しきい値以下のバイアスがかけられたエンハンスメントモードnMOSFETの空乏領域

しきい値以上にバイアスされたエンハンスメントモードnMOSFETの空乏領域とチャネル形成

図において、ソース（左側）とドレイン（右側）はn+と表記されており、高濃度にドープされた（青色の）n領域を示しています。空乏層のドーパントはNA−と表記されており、空乏層_（^ピンク色）のイオンは負に帯電しており、正孔はごくわずかであることを示しています。バルク（赤色）では、正孔の数p  =  NA_であるため、バルク電荷は中性です。

ゲート電圧がしきい値電圧を下回ると（左図）、エンハンスメントモードのトランジスタはオフになり、理想的にはトランジスタのドレインからソースへの電流は流れません。実際には、ゲートバイアスがしきい値を下回る場合でも電流（サブスレッショルドリーク電流）は流れますが、その量は小さく、ゲートバイアスに対して指数関数的に変化します。そのため、データシートでは、測定可能な電流値（一般的には250μAまたは1mA）に基づいてしきい値電圧が指定されます。

ゲート電圧がしきい値電圧（右図）を超えると、酸化膜とシリコンの界面にあるチャネル内に多数の電子が存在し、ドレインからソースへ電荷が流れる低抵抗チャネルが形成されるため、「エンハンスメントモード」トランジスタがオンになります。しきい値電圧を大幅に上回る電圧の場合、この状態は強反転と呼ばれます。V D > 0 の場合、抵抗チャネル内の電流による電圧降下によって、ドレインに近づくにつれてチャネルを支える酸化膜電界が減少するため、チャネルはテーパー状になります_。

ボディ効果とは、しきい値電圧がソース・バルク電圧の変化量とほぼ等しい量だけ変化することである。${\displaystyle V_{SB}}$なぜなら、ボディは（ソースに接続されていない場合）しきい値電圧に影響を与えるからである。ボディは第2のゲートと考えることができ、バックゲートと呼ばれることもあり、それに伴いボディ効果はバックゲート効果と呼ばれることもある。^{[ 3 ]}

エンハンスメントモードnMOS MOSFETの場合、しきい値電圧に対するボディ効果は、以下の式を使用して、古いプロセスノードに対して正確なShichman–Hodgesモデル^{[ 4 ]に従って計算されます。}

${\displaystyle V_{TN}=V_{TO}+\gamma \left({\sqrt {\left|V_{SB}+2\phi _{F}\right|}}-{\sqrt {\left|2\phi _{F}\right|}}\right)}$

どこ;

${\displaystyle V_{TN}}$は基板バイアスが存在する場合のしきい値電圧です。

${\displaystyle V_{SB}}$は、ソースからボディ基板へのバイアスであり、

$2φF$は表面電位であり、

${\displaystyle V_{TO}}$は基板バイアスがゼロの場合のしきい値電圧です。

${\displaystyle \gamma =\left(t_{ox}/\epsilon _{ox}\right){\sqrt {2q\epsilon _{\text{Si}}N_{A}}}}$はボディ効果パラメータです。

$tox$酸化膜厚は、

${\displaystyle \epsilon _{ox}}$酸化物の誘電率、

${\displaystyle \epsilon _{\text{Si}}}$はシリコンの誘電率です。

${\displaystyle N_{A}}$ドーピング濃度は、

${\displaystyle q}$基本電荷です。

90nm CMOSプロセスなどの特定のテクノロジーノードでは、しきい値電圧は酸化膜の選択と酸化膜厚に依存します。上記のボディ式を使用すると、${\displaystyle V_{TN}}$に正比例する${\displaystyle \gamma }$、 そして$\displaystyle t_{OX}}$これは酸化膜厚のパラメータです。

したがって、酸化膜厚が薄いほど、しきい値電圧は低くなります。これは改善のように見えるかもしれませんが、代償がないわけではありません。酸化膜厚が薄いほど、デバイスを流れるサブスレッショルドリーク電流が高くなるためです。そのため、リーク電流を制御するために、90 nm ゲート酸化膜厚の設計仕様は 1  nm に設定されました。^{[ 5 ]}この種のトンネル効果は、ファウラー・ノルドハイムトンネル効果と呼ばれます。^{[ 6 ]}

${\displaystyle I_{fn}=C_{1}WL(E_{ox})^{2}e^{-{\frac {E_{0}}{E_{ox}}}}}$

どこ;

${\displaystyle C_{1}}$そして${\displaystyle E_{0}}$定数です。

${\displaystyle E_{ox}}$はゲート酸化膜にかかる電界です。

設計フィーチャを 90  nm まで縮小する前は、この問題に対する一般的な解決策として、酸化膜厚を作成するためのデュアル酸化膜アプローチが用いられていました。90  nm プロセス技術では、場合によってはトリプル酸化膜アプローチが採用されています。^{[ 7 ]} 1 つの標準的な薄い酸化膜はほとんどのトランジスタに使用され、別のものは I/O ドライバセルに、3 つ目はメモリおよびパス トランジスタセルに使用されます。これらの違いは、CMOS 技術のしきい値電圧に対する酸化膜厚の特性のみに基づいています。

酸化膜厚がしきい値電圧に影響を与える場合と同様に、温度もCMOSデバイスのしきい値電圧に影響を与えます。ボディ効果のセクションで式の一部を詳しく説明すると、

$\displaystyle \phi _{F}=\left({\frac {kT}{q}}\right)\ln {\left({\frac {N_{A}}{n_{i}}}\right)}}$

どこ;

$\displaystyle \phi _{F}}$接触電位の半分です。

${\displaystyle k}$はボルツマン定数です。

${\displaystyle T}$温度は、

${\displaystyle q}$は基本電荷です。

${\displaystyle N_{A}}$はドーピングパラメータであり、

${\displaystyle n_{i}}$は基板固有のドーピングパラメータである。

表面電位は温度と直接的な関係があることがわかります。上に示したように、しきい値電圧は直接的な関係はありませんが、影響から独立しているわけでもありません。この変動は、ドーピングレベルに応じて、通常 -4  mV/K ～ -2  mV/K の範囲です。^{[ 8 ]} 30 °C の変化により、90 nm テクノロジーノードで一般的に使用される 500 mV の設計パラメータから大きく変動します 。

ランダムドーパント変動（RDF）は、注入された不純物濃度の変動に起因するプロセス変動の一種です。MOSFETトランジスタでは、チャネル領域のRDFはトランジスタの特性、特にしきい値電圧を変化させる可能性があります。新しいプロセス技術では、ドーパントの総数が少ないため、RDFの影響が大きくなります。^{[ 9 ]}

同じ製造プロセスを経たデバイス間でしきい値電圧のばらつきを引き起こすドーパントの変動を抑制するための研究が行われている。^{[ 10 ]}

• MOSFETの動作
• チャネル長変調
• マルチスレッショルドCMOS

• ルンドストロム博士によるオンライン講義：しきい値電圧とMOSFETの容量