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ドレイン誘起障壁低下( DIBL ) は、MOSFETの短チャネル効果であり、もともとはドレイン電圧が高い場合にトランジスタのしきい値電圧が低下することを意味します。長いチャネルを持つ従来のプレーナ型電界効果トランジスタでは、チャネル形成のボトルネックはドレイン接点から十分離れた場所で発生するため、基板とゲートの組み合わせによってドレインから静電的にシールドされ、従来はしきい値電圧はドレイン電圧に依存しませんでした。短チャネル デバイスでは、これは当てはまりません。ドレインはチャネルをゲートできるほど近くにあるため、高いドレイン電圧によってボトルネックが開き、トランジスタが早期にオンになる可能性があります。
しきい値低下の原因は、電荷中性、すなわちヤウ電荷共有モデルの結果と理解できます。[1]デバイスの空乏領域とデバイスのチャネルの合計電荷は、ゲート、ソース、ドレインの 3 つの電極電荷によってバランスが取られます。ドレイン電圧が増加すると、ドレインとボディ間のpn 接合の空乏領域のサイズが大きくなり、ゲートの下にまで広がります。そのため、ドレインは空乏領域の電荷をバランスさせる負担の大部分を引き受け、ゲートの負担は小さくなります。その結果、ゲートに存在する電荷は、チャネルにより多くのキャリアを引き付けることで電荷バランスを維持し、デバイスのしきい値電圧を下げる効果と同等の効果が得られます。
実際には、チャネルは電子にとってより魅力的になります。言い換えれば、チャネル内の電子のポテンシャルエネルギー障壁が低下します。したがって、これらの現象を説明するために「障壁低下」という用語が使用されます。残念ながら、障壁低下の概念を使用して正確な分析結果を得ることは容易ではありません。
チャネル長が短くなると、ドレインバイアスがゼロの場合でも障壁の低下が増加します。これは、ソースとドレインがボディとp-n 接合を形成し、それに関連する組み込み空乏層が存在するためです。この空乏層は、空乏幅を増やすために逆バイアスを印加しない場合でも、短いチャネル長での電荷バランスの重要なパートナーになります。
ただし、DIBL という用語は、単純なしきい値調整の概念を超えて拡張されており、以下で説明するように、単純なしきい値電圧の変化での説明を超えた、MOSFET IV曲線に対するいくつかのドレイン電圧効果を指します。
チャネル長が短くなると、サブスレッショルド領域（弱い反転）での DIBL の影響は、最初はサブスレッショルド電流対ゲートバイアス曲線のドレイン電圧の変化による単純な変換として現れ、これはドレインバイアスによるしきい値電圧の単純な変化としてモデル化できます。ただし、長さが短くなると、電流対ゲートバイアス曲線の傾きが小さくなります。つまり、ドレイン電流に同じ変化をもたらすには、ゲートバイアスを大きく変更する必要があります。長さが極端に短いと、ゲートはデバイスを完全にオフにできなくなります。これらの影響は、しきい値調整としてモデル化することはできません。[2]
DIBL はアクティブ モードの電流対ドレイン バイアス曲線にも影響を及ぼし、ドレイン バイアスとともに電流が増加し、MOSFET の出力抵抗が低下します。この増加は、出力抵抗に対する通常のチャネル長変調効果に追加されるものであり、必ずしもしきい値調整としてモデル化できるとは限りません。
実際には、DIBL は次のように計算できます。
ここで、または Vtsat は電源電圧で測定されたしきい値電圧 (高ドレイン電圧)、またはVtlin は、非常に低いドレイン電圧 (通常は 0.05 V または 0.1 V) で測定されたしきい値電圧です。 は電源電圧 (高ドレイン電圧)、 は低ドレイン電圧 (デバイスの IV 特性の線形部分) です。式の先頭のマイナスは、DIBL 値が正になることを保証します。これは、高ドレインしきい値電圧 が常に低ドレインしきい値電圧 よりも小さいためです。DIBL の一般的な単位は mV/V です。
DIBL は、次の式で表すように、デバイスの動作周波数を下げることもできます。
ここで、は電源電圧、はしきい値電圧です。
