MOSFET

電子工学において、金属酸化物半導体電界効果トランジスタ（MOSFET、MOS-FET、MOS FET、またはMOSトランジスタ）は、電界効果トランジスタ（FET）の一種であり、最も一般的にはシリコンの制御された酸化によって製造される。絶縁ゲートを持ち、その電圧によってデバイスの導電性が決まります。印加電圧の量に応じて導電性を変えるこの機能は、電子信号の増幅や切り替えに使用できます。金属絶縁体半導体電界効果トランジスタ（MISFET ）という用語は、 MOSFETとほぼ同義です。別のほぼ同義語は、絶縁ゲート電界効果トランジスタ（IGFET ）です。

MOSFETの主な利点は、バイポーラ接合トランジスタ（BJT）と比較して、負荷電流を制御するために入力電流をほとんど必要としないことです。エンハンスメントモードMOSFETでは、ゲート端子に印加される電圧によってデバイスの導電性が増加します。デプレッションモードトランジスタでは、ゲートに印加される電圧によって導電性が低下します。^[1]

MOSFET の名称の「金属」は、ゲート材料がポリシリコン(多結晶シリコン)の層である可能性があるため、誤った名称となる場合があります。同様に、名称の「酸化物」も誤った名称となる場合があります。より小さな印加電圧で強力なチャネルを得ることを目的として、異なる誘電体材料が使用されるためです。

MOSFET は、メモリ チップやマイクロプロセッサに数十億個も含まれることから、デジタル回路で最も一般的なトランジスタです。MOSFET は p 型または n 型の半導体で作成できるため、MOS トランジスタの相補ペアを使用して、 CMOS ロジックの形で消費電力が非常に低いスイッチング回路を作成できます。

電界効果トランジスタの基本原理は、1925年にユリウス・エドガー・リリエンフェルトによって初めて特許を取得しました。 ^[2] 1934年に、発明家のオスカー・ハイルがヨーロッパで同様の装置の特許を独自に取得しました。^[3]

1940 年代、ベル研究所の科学者ウィリアム・ショックレー、ジョン・バーディーン、ウォルター・ハウザー・ブラッテンは電界効果デバイスの構築を試み、トランジスタ効果を発見しました。しかし、表面状態 (電子を動かせない半導体表面のトラップ)の問題により、その構造は期待された効果を発揮できませんでした。表面パッシベーションがなかったため、 BJTとサイリスタトランジスタしか構築できませんでした。

1955年、カール・フロッシュとリンカーン・デリックは、シリコンウェハー上に偶然二酸化ケイ素の層を成長させた。^{[4] [5]} 1957年までに、フロッシュとデリックは、マスキングとプレデポジションを使用して、ドレインとソースが同じ表面に隣接するプレーナートランジスターを製造することができた。^[6]彼らは、二酸化ケイ素がシリコンウェハーを絶縁して保護し、ドーパントがウェハーに拡散するのを防ぐことを実証した。^{[4] [7]}彼らの研究結果は、1957年に発表される前に、BTLメモの形でベル研究所で回覧された。ショックレー半導体では、ショックレーは1956年12月に彼らの論文のプレプリントを上級スタッフに回覧していた。^{[8] [9] [10] [11]} JRリゲンツァとWGスピッツァーは、熱成長酸化物のメカニズムを研究し、1960年に高品質のSi / SiO ₂スタックを製造した。 ^{[12] [13] [14]}

この研究に続いて、モハメド・アタラとダウォン・カーンは1959年にシリコンMOSトランジスタを提案し^[15]、1960年にベル研究所のチームでMOSデバイスの実用化を成功させました。^{[16] [17]}チームには、デバイスを製造したEEラベイトとEIポビロニス、拡散プロセスを開発したMOサーストン、LAダサロ、JRリゲンザ、デバイスの特性を評価したHKガメルとR.リンドナーが含まれていました。^{[18] [19]}これは、リリエンフェルドから始まった数十年にわたる電界効果研究の集大成でした。

ベル研究所の最初のMOSトランジスタは当時のバイポーラトランジスタより約100倍遅く、当初は劣っているとみなされていました。しかし、カーンはこのデバイスのいくつかの利点、特に製造の容易さと集積回路への応用を指摘しました。^[20]

通常、選択される半導体はシリコンです。IBMやIntelなどの一部のチップ製造業者は、MOSFETチャネルにシリコンとゲルマニウムの合金（ SiGe ）を使用しています。 ^[要出典]ガリウムヒ素など、シリコンよりも優れた電気特性を持つ多くの半導体は、半導体と絶縁体との良好な界面を形成しないため、MOSFETには適していません。他の半導体材料上で許容できる電気特性を持つ絶縁体を作成する研究が続けられています。

ゲート電流リークによる消費電力の増加を克服するために、ゲート絶縁体には二酸化シリコンの代わりに高誘電率誘電体が使用され、ポリシリコンは金属ゲートに置き換えられている（例： Intel、2009）。^[21]

ゲートは、従来は二酸化シリコン、後には酸窒化シリコンの薄い絶縁層によってチャネルから分離されています。一部の企業では、 45 ナノメートルノードで高誘電率誘電体と金属ゲートの組み合わせを使用しています。

ゲートとソースの間に電圧が印加されると、生成された電界が酸化物を貫通し、半導体と絶縁体の界面に反転層またはチャネルを形成します。反転層は、ソース端子とドレイン端子の間を電流が通過できるチャネルを提供します。ゲートとボディ間の電圧を変化させると、この層の導電性が調整され、ドレインとソース間の電流の流れが制御されます。これはエンハンスメント モードとして知られています。

従来の金属酸化物半導体（MOS）構造は、二酸化ケイ素（SiO
₂) をシリコン基板上に形成します。通常は熱酸化と金属層または多結晶シリコン層(後者が一般的に使用されます) の堆積によって行われます。二酸化ケイ素は誘電体であるため、その構造は平面コンデンサと同等であり、電極の 1 つが半導体に置き換えられています。

MOS 構造に電圧をかけると、半導体内の電荷分布が変化します。p 型半導体 (アクセプタ密度N _A、正孔密度p 、中性バルクではp = N _A ) を考えてみましょう。ゲートから本体への正電圧V _G (図を参照)により、正に帯電した正孔がゲート絶縁体/半導体界面から押し出されて空乏層が生成され、動かない負に帯電したアクセプタイオンのキャリアフリー領域が露出します (ドーピングを参照)。V _Gが十分に高い場合、半導体と絶縁体の間の界面に隣接する薄層にある 反転層に、高濃度の負電荷キャリアが形成されます。

従来、反転層内の電子の体積密度がボディ内の正孔の体積密度と同じになるゲート電圧は、しきい値電圧と呼ばれています。トランジスタのゲートとソース間の電圧 ( V _G ) がしきい値電圧 ( V _th ) を超えると、その差はオーバードライブ電圧として知られています。

p 型ボディを持つこの構造は n 型 MOSFET の基礎であり、n 型ソース領域とドレイン領域の追加が必要です。

MOS コンデンサ構造は MOSFET の心臓部です。シリコン ベースが p タイプの MOS コンデンサについて考えてみましょう。ゲートに正の電圧が印加されると、p タイプ基板の表面にある正孔は印加電圧によって生成される電界によって反発されます。最初は正孔は単に反発され、表面に残るのはアクセプタ タイプの動かない (負の) 原子となり、表面に空乏領域が形成されます。正孔は、シリコン原子よりも電子が 1 つ少ないホウ素などのアクセプタ原子によって生成されます。正孔は実際には反発されず、実体がありません。電子が正の電界に引き寄せられ、これらの正孔を埋めます。これにより、電子が原子に固定されて動かなくなるため、電荷キャリアが存在しない空乏領域が形成されます。

ゲート電圧が増加すると、バルク領域の電子がより大きな電界に引き寄せられ始めるため、空乏領域の上の表面が p 型から n 型に変換されるポイントがあります。これは反転と呼ばれます。この変換が発生するしきい値電圧は、MOSFET で最も重要なパラメータの 1 つです。

p 型 MOSFET の場合、表面の固有エネルギー レベルが表面のフェルミ レベルよりも小さくなると、バルク反転が発生します。これはバンド図で確認できます。フェルミ レベルは、議論されている半導体のタイプを定義します。フェルミ レベルが固有レベルに等しい場合、半導体は固有タイプ、つまり純粋タイプです。フェルミ レベルが伝導帯 (価電子帯) に近い場合、半導体のタイプは n タイプ (p タイプ) になります。

ゲート電圧が正の方向に増加すると（上記の例の場合）、^[明確化] 固有エネルギー レベル バンドがシフトし、価電子帯に向かって下向きにカーブします。フェルミ レベルが価電子帯に近い場合（p 型の場合）、固有レベルがフェルミ レベルを横切り始めるポイントがあり、電圧がしきい値電圧に達すると、固有レベルがフェルミ レベルを横切ります。これが反転と呼ばれるものです。その時点で、半導体の表面は p 型から n 型に反転します。

フェルミ準位が固有準位より上にある場合、半導体は n 型です。したがって、反転時に、固有準位がフェルミ準位 (価電子帯に近い) に到達してそれを横切ると、フェルミ準位と固有エネルギー準位の相対的な位置によって決まるように、半導体のタイプが表面で変化します。

MOSFET は、ボディ電極と、ボディの上に位置し、ゲート誘電体層によって他のすべてのデバイス領域から絶縁されたゲート電極との間の MOS 容量による電荷集中の変調に基づいています。酸化物以外の誘電体が使用される場合、デバイスは金属絶縁体半導体 FET (MISFET) と呼ばれることがあります。MOS コンデンサと比較すると、MOSFET には 2 つの追加端子 (ソースとドレイン) があり、それぞれがボディ領域によって分離された個別の高ドープ領域に接続されています。これらの領域は p 型または n 型のいずれかになりますが、両方とも同じタイプで、ボディ領域とは反対のタイプである必要があります。ソースとドレインは (ボディとは異なり) 高ドープされており、ドーピング タイプの後に「+」記号が付けられます。

MOSFET が n チャネルまたは nMOS FET の場合、ソースとドレインはn+領域で、ボディはp領域です。MOSFET が p チャネルまたは pMOS FET の場合、ソースとドレインはp+領域で、ボディはn領域です。ソースは、チャネルを流れる電荷キャリア (n チャネルの場合は電子、p チャネルの場合は正孔) のソースであるため、このように呼ばれています。同様に、ドレインは電荷キャリアがチャネルから出る場所です。

半導体のエネルギーバンドの占有率は、半導体のエネルギーバンドの端に対する フェルミ準位の位置によって決まります。

十分なゲート電圧があれば、価電子帯の端はフェルミ準位から遠くまで駆動され、ボディからのホールはゲートから遠ざかります。

ゲートバイアスがさらに大きくなると、半導体表面付近の伝導帯端がフェルミ準位に近づき、 p 領域と酸化物の界面にある反転層またはn チャネルに電子が表面を占めるようになります。この伝導チャネルはソースとドレインの間に伸びており、2 つの電極間に電圧が印加されると、このチャネルを通じて電流が伝導されます。ゲート電圧を高くすると反転層の電子密度が高くなり、ソースとドレイン間の電流が増加します。ゲート電圧がしきい値を下回ると、チャネルの電子密度は低くなり、ソースとドレイン間には ごくわずかなサブスレッショルド リーク電流しか流れなくなります。

負のゲート-ソース電圧（正のソース-ゲート）が印加されると、 n 領域の表面にp チャネルが生成されます。これは n チャネルの場合に似ていますが、電荷と電圧の極性が逆です。しきい値よりも負でない電圧（p チャネルの場合は負の電圧）がゲートとソースの間に印加されると、チャネルは消え、ソースとドレインの間にはごくわずかなサブスレッショルド電流のみが流れます。デバイスは、埋め込み酸化物が薄い半導体層の下に形成されたシリコン オン インシュレータデバイスで構成されます。ゲート誘電体と埋め込み酸化物領域の間のチャネル領域が非常に薄い場合、チャネルは極薄チャネル領域と呼ばれ、ソース領域とドレイン領域は薄い半導体層の中または上のいずれかの側面に形成されます。他の半導体材料が使用される場合もあります。ソース領域とドレイン領域がチャネルの全体または一部上に形成される場合、それらは隆起したソース/ドレイン領域と呼ばれます。

MOSFETの動作は、端子の電圧に応じて3つの異なるモードに分けることができます。以下の説明では、簡略化された代数モデルを使用します。^[24]現代のMOSFETの特性は、ここで紹介した代数モデルよりも複雑です。^[25]

エンハンスメントモードの n チャネル MOSFETの場合、3 つの動作モードは次のとおりです。

V _GS < V _{th の}場合:

ここで、はゲート-ソースバイアスであり、はデバイスの しきい値電圧です。${\displaystyle V_{\text{GS}}}$${\displaystyle V_{\text{th}}}$

基本的なしきい値モデルによると、トランジスタはオフになっており、ドレインとソースの間には伝導がありません。より正確なモデルでは、熱エネルギーがフェルミ・ディラック分布の電子エネルギーに与える影響を考慮し、ソースのよりエネルギーの高い電子の一部がチャネルに入り、ドレインに流れ込むようにします。これにより、ゲート・ソース間電圧の指数関数であるサブスレッショルド電流が発生します。トランジスタがオフのスイッチとして使用されている場合、ドレインとソース間の電流は理想的にはゼロになるはずですが、サブスレッショルドリークと呼ばれる弱い反転電流があります。

電源がバルクに結びついている弱い反転では、電流は指数関数的に変化し、おおよそ次のように表される：^{[26] [27]}${\displaystyle V_{\text{GS}}}$

$${\displaystyle I_{\text{D}}\approx I_{\text{D0}}e^{\frac {V_{\text{GS}}-V_{\text{th}}}{nV_{\text{T}}}},}$$

ここで= における電流、熱電圧、傾斜係数n は次のように与えられます。 ${\displaystyle I_{\text{D0}}}$${\displaystyle V_{\text{GS}}=V_{\text{th}}}$${\displaystyle V_{\text{T}}=kT/q}$

$${\displaystyle n=1+{\frac {C_{\text{dep}}}{C_{\text{ox}}}},}$$

ここで、= 空乏層の容量、= 酸化層の容量である。この式は一般的に使用されているが、バルクに接続されたソースに対してのみ適切な近似値である。バルクに接続されていないソースの場合、飽和時のドレイン電流のサブスレッショルド式は^{[28] [29]である。}${\displaystyle C_{\text{dep}}}$${\displaystyle C_{\text{ox}}}$

$${\displaystyle I_{\text{D}}\approx I_{\text{D0}}e^{\frac {V_{\text{G}}-V_{\text{th}}}{nV_{\text{T}}}}e^{-{\frac {V_{\text{S}}}{V_{\text{T}}}}}.}}$$

長チャネルデバイスでは、電流のドレイン電圧依存性はありませんが、チャネル長が短くなると、ドレイン誘起障壁の低下により、デバイスの形状（チャネルドーピング、接合ドーピングなど）に複雑に依存するドレイン電圧依存性が発生します。多くの場合、このモードのしきい値電圧V _{th は、選択された値の電流}I _D0が発生するゲート電圧として定義されます（たとえば、I _D0 = 1 μA）。これは、次のモードの式で使用される V _th値と同じではない場合があります。${\displaystyle V_{\text{DS}}\gg V_{\text{T}}}$ 

いくつかのマイクロパワーアナログ回路は、サブスレッショルド伝導を利用するように設計されています。^{[30] [31] [32]}弱反転領域で動作することにより、これらの回路のMOSFETは、可能な限り最高のトランスコンダクタンス対電流比、つまり、ほぼバイポーラトランジスタの比を実現します。^[33]${\displaystyle g_{m}/I_{\text{D}}=1/\left(nV_{\text{T}}\right)}$

サブスレッショルドI-V曲線は閾値電圧に指数関数的に依存し、閾値電圧に影響を与える製造上のばらつきに強く依存します。たとえば、酸化膜の厚さ、接合深さ、ボディドーピングのばらつきは、ドレイン誘起バリアの低下度合いを変えます。結果として製造上のばらつきに敏感になり、リーク電流と性能の最適化が複雑になります。^{[34] [35]}

V _GS > V _thかつV _DS < V _GS  − V _{th の}場合:

トランジスタがオンになり、ドレインとソースの間に電流を流すチャネルが作成されます。MOSFET は抵抗器のように動作し、ソースとドレインの両方の電圧に対するゲート電圧によって制御されます。ドレインからソースへの電流は次のようにモデル化されます。

$${\displaystyle I_{\text{D}}=\mu _{n}C_{\text{ox}}{\frac {W}{L}}\left(\left(V_{\text{GS}}-V_{\rm {th}}\right)V_{\text{DS}}-{\frac {{V_{\text{DS}}}^{2}}{2}}\right)}$$

ここで、は電荷キャリアの有効移動度、はゲート幅、はゲート長、は単位面積あたりのゲート酸化膜容量である。指数関数的なサブスレッショルド領域から三極管領域への遷移は、式が示唆するほど急激ではない。^{[36] [37] [検証が必要]}${\displaystyle \mu_{n}}$${\displaystyle W}$${\displaystyle L}$${\displaystyle C_{\text{ox}}}$

V _GS > V _thかつV _DS ≥ (V _GS  – V _th )の場合:

スイッチがオンになり、ドレインとソースの間に電流を流すチャネルが作成されます。ドレイン電圧はソース電圧よりも高いため、電子は拡散し、伝導は狭いチャネルではなく、界面から離れて基板のより深いところまで広がる、より広い 2 次元または 3 次元の電流分布を通じて行われます。この領域の開始は、ドレインの近くにチャネル領域がないことを示すため、ピンチオフとも呼ばれます。チャネルはデバイスの全長に及んでいませんが、ドレインとチャネル間の電界は非常に高く、伝導が継続します。ドレイン電流は、ドレイン電圧に弱く依存し、主にゲート ソース電圧によって制御され、次のように近似的にモデル化されます。

$${\displaystyle I_{\text{D}}={\frac {\mu _{n}C_{\text{ox}}}{2}}{\frac {W}{L}}\left[V_{\text{GS}}-V_{\text{th}}\right]^{2}\left[1+\lambda V_{\text{DS}}\right].}$$

チャネル長変調パラメータであるλを含む追加係数は、アーリー効果、またはチャネル長変調によるドレイン電圧への電流依存性をモデル化します。この式によると、重要な設計パラメータであるMOSFETトランスコンダクタンスは次のようになります。

$${\displaystyle g_{m}={\frac {\partial I_{D}}{\partial V_{\text{GS}}}}={\frac {2I_{\text{D}}}{V_{\text{GS}}-V_{\text{th}}}}={\frac {2I_{\text{D}}}{V_{\text{ov}}}},}$$

ここで、 Vov = VGS  − Vth_の組み合わせは_オーバードライブ電圧_と呼ばれ、^[38] VDSsat = VGS  − _Vthは、三極管領域と飽和領域_の間の遷移時に現れる 小さな不連続点を表します。${\displaystyle I_{\text{D}}}$

もう 1 つの重要な設計パラメータは、次式で表わされる MOSFET 出力抵抗r _outです。

$${\displaystyle r_{\text{out}}={\frac {1}{\lambda I_{\text{D}}}}}$$。

r _{out は}g _DSの逆数です。ここで、I _{D は}飽和領域における表現です。 ${\displaystyle g_{\text{DS}}={\frac {\partial I_{\text{DS}}}{\partial V_{\text{DS}}}}}$

λ をゼロとすると、デバイスの出力抵抗が無限大となり、特にアナログ回路では非現実的な回路予測につながります。

チャネル長が非常に短くなると、これらの式は非常に不正確になります。新しい物理的効果が発生します。たとえば、アクティブモードでのキャリア輸送は、速度飽和によって制限される可能性があります。速度飽和が支配的になると、飽和ドレイン電流はV _GSの 2 次よりも線形に近くなります。さらに短い長さでは、キャリアはほぼゼロの散乱で輸送され、これは準弾道輸送として知られています。弾道領域では、キャリアは飽和速度を超える可能性のある注入速度で移動し、高い反転電荷密度でフェルミ速度に近づきます。さらに、ドレイン誘起バリアの低下によりオフ状態 (カットオフ) 電流が増加し、それを補償するためにしきい値電圧の増加が必要になり、その結果、飽和電流が減少します。^{[39] [40] [検証が必要]}

半導体のエネルギー バンドの占有率は、半導体のエネルギー バンド エッジに対するフェルミ レベルの位置によって決まります。ソース - ボディ pn 接合のソース - 基板間の逆バイアスを適用すると、電子とホールのフェルミ レベルが分離し、チャネルのフェルミ レベルがバンド エッジから遠ざかるため、チャネルの占有率が低下します。その結果、図に示すように、チャネルを確立するために必要なゲート電圧が増加します。逆バイアスの適用によるチャネル強度のこの変化は、「ボディ効果」と呼ばれます。

nMOS の例を使用すると、ゲートからボディへのバイアスV _{GB は}伝導帯のエネルギー レベルを配置し、ソースからボディへのバイアス V _{SB は}電子のフェルミ レベルをインターフェイスの近くに配置し、インターフェイスの近くでのこれらのレベルの占有率、つまり反転層またはチャネルの強度を決定します。

チャネルに対するボディ効果は、しきい値電圧の修正を使用して記述でき、次の式で近似されます。

${\displaystyle V_{\text{TB}}=V_{T0}+\gamma \left({\sqrt {V_{\text{SB}}+2\varphi _{B}}}-{\sqrt {2\varphi _{B}}}\right),}$

ここで、V _TBは基板バイアスが存在する場合のしきい値電圧、VT0_はしきい値電圧のゼロV _SB値、はボディ効果パラメータ、2 φ _{B は}V _SB = 0でゲートバイアスがチャネルの存在を保証するのに十分である場合の空乏層を横切る表面とバルク間のおおよその電位降下です。 ^[41]この式が示すように、逆バイアスV _SB > 0はしきい値電圧V _TBの増加を引き起こし、したがってチャネルが占有される前により大きなゲート電圧を必要とします。 ${\displaystyle \gamma }$

ボディは第2のゲートとして機能し、「バックゲート」と呼ばれることもあります。ボディ効果は「バックゲート効果」と呼ばれることもあります。^[42]

MOSFET にはさまざまなシンボルが使用されています。基本的な設計は、一般的にチャネルの線で、ソースとドレインがチャネルから直角に出て、チャネルと同じ方向に直角に曲がります。エンハンスメント モードには 3 つの線分が使用され、デプレッション モードには実線が使用されることもあります (デプレッション モードとエンハンスメント モードを参照)。ゲートにはチャネルと平行に別の線が引かれます。

バルクまたはボディ接続が示されている場合は、pMOS または nMOS を示す矢印でチャネルの背面に接続されていることが示されます。矢印は常に P から Nを指すため、NMOS (P ウェルまたは P 基板内の N チャネル) の矢印は内側 (バルクからチャネル) を指します。バルクがソースに接続されている場合 (ディスクリート デバイスでは一般的にそうである)、バルクはトランジスタから出るソースと合うように角度が付けられることがあります。バルクが示されていない場合 (IC 設計では一般的に共通バルクであるためよくある)、反転記号が PMOS を示すために使用されることがあります。または、バイポーラ トランジスタと同じようにソース上の矢印が使用されることがあります (nMOS の場合は外、pMOS の場合は内)。

エンハンスメントモードとデプレッションモードのMOSFETシンボルとJFETシンボルの比較。シンボルの向き（最も重要なのはドレインに対するソースの位置）は、より正の電圧が高いほど、より負の電圧が低い場合よりもページの上部に表示されるように設定されており、これは従来の電流がページの「下」に流れることを意味しています。^{[43] [44] [45]}

G、S、D のラベルが付いていない回路図では、シンボルの詳細な特徴から、どの端子がソースで、どの端子がドレインであるかがわかります。エンハンスメント モードおよびデプレッション モードの MOSFET シンボル (列 2 および 5) の場合、ソース端子は三角形に接続されています。さらに、この図では、ゲートは「L」字型で示され、その入力レッグは D よりも S に近いため、どちらがどちらであるかがわかります。ただし、これらのシンボルは T 字型のゲートで描かれることが多いため (このページの他の箇所でも同様)、ソース端子を示すには三角形に頼る必要があります。

バルクまたはボディ端子が示されているシンボルについては、ここでは内部的にソースに接続されていることが示されています (つまり、図の列 2 と 5 の黒い三角形)。これは一般的な構成ですが、決して唯一の重要な構成ではありません。一般に、MOSFET は 4 端子デバイスであり、集積回路では多くの MOSFET がボディ接続を共有しており、必ずしもすべてのトランジスタのソース端子に接続されているわけではありません。

マイクロプロセッサやメモリデバイスなどのデジタル集積回路には、各デバイスに数千から数十億の集積MOSFETトランジスタが含まれており、ロジックゲートとデータストレージを実装するために必要な基本的なスイッチング機能を提供します。ディスクリートデバイスは、スイッチモード電源、可変周波数ドライブ、および各デバイスが数千ワットを切り替える可能性のあるその他のパワーエレクトロニクスアプリケーションなどのアプリケーションで広く使用されています。UHFスペクトルまでの無線周波数増幅器では、アナログ信号および電力増幅器としてMOSFETトランジスタを使用します。無線システムでも、MOSFETを発振器、または周波数変換用のミキサーとして使用します。MOSFETデバイスは、拡声システム、音響強化、家庭および自動車のサウンドシステム用のオーディオ周波数電力増幅器にも適用されています^[要出典]

クリーンルームの開発により汚染をこれまで必要とは考えられなかったレベルまで低減し、フォトリソグラフィー^[46]とプレーナープロセスにより回路を非常に少ないステップで製造できるようになったことで、Si-SiO ₂システムは製造コストの低さ（回路あたり）と統合の容易さという技術的な魅力を持つようになりました。主にこの2つの要因により、MOSFETは工学技術協会（IET）で最も広く使用されているトランジスタのタイプになりました。^[要出典]

ゼネラル・マイクロエレクトロニクスは1964年に最初の商用MOS集積回路を発表しました。^[47] さらに、2つの相補型MOSFET（PチャネルとNチャネル）を1つの高/低スイッチに結合する方法はCMOSと呼ばれ、実際にスイッチが切られているときを除いてデジタル回路は電力をほとんど消費しません。

1970年代に登場した初期のマイクロプロセッサはすべてMOSマイクロプロセッサであり、つまり完全にPMOSロジックで製造されていたか、完全にNMOSロジックで製造されていた。1970年代には、MOSマイクロプロセッサはCMOSマイクロプロセッサやバイポーラビットスライスプロセッサと対比されることが多かった。^[48]

MOSFETは、デジタル相補型金属酸化膜半導体（CMOS）ロジック^[49]で使用され、pチャネルおよびnチャネルMOSFETを構成要素として使用します。ますます多くのトランジスタがますます小さなチップに詰め込まれるようになるため、過熱は集積回路における大きな懸念事項です。CMOSロジックでは、ロジックゲートへの入力が切り替えられているときを除いて、電流が流れないため（理想的には）、電力が消費されないため、消費電力が削減されます。CMOSは、すべてのnMOSFETをpMOSFETで補完し、両方のゲートと両方のドレインを接続することで、この電流削減を実現します。ゲートに高電圧をかけると、nMOSFETが導通し、pMOSFETは導通しません。ゲートに低電圧をかけると、その逆になります。電圧が1つの状態から別の状態に切り替わるスイッチング時間中、両方のMOSFETが短時間導通します。この配置により、消費電力と発熱が大幅に削減されます。

マイクロプロセッサなどのデジタル技術の成長は、他のどのタイプのシリコンベースのトランジスタよりも速くMOSFET技術を進歩させる動機を与えてきました。^[50]デジタルスイッチング用のMOSFETの大きな利点は、ゲートとチャネル間の酸化物層がゲートを通るDC電流の流れを防ぎ、消費電力をさらに削減し、非常に大きな入力インピーダンスを与えることです。ゲートとチャネル間の絶縁酸化物は、1つのロジックステージのMOSFETを前後のステージから効果的に分離し、単一のMOSFET出力でかなりの数のMOSFET入力を駆動できるようにします。バイポーラトランジスタベースのロジック（TTLなど）のファンアウト容量はそれほど大きくありません。この分離により、設計者はロジックステージ間の負荷効果を個別にある程度無視することも容易になります。その程度は動作周波数によって定義されます。周波数が高くなると、MOSFETの入力インピーダンスは低下します。

デジタル回路における MOSFET の利点は、すべてのアナログ回路で優れているということではありません。2 種類の回路は、トランジスタの動作の異なる特徴を利用しています。デジタル回路は切り替わり、ほとんどの時間を完全にオンまたは完全にオフにしています。一方から他方への遷移は、速度と必要な電荷に関してのみ考慮されます。アナログ回路は、V _gsの小さな変化が出力 (ドレイン) 電流を変調できる遷移領域での動作に依存しています。JFET とバイポーラ接合トランジスタ(BJT) は、正確なマッチング (集積回路内の隣接デバイス)、高い相互コンダクタンス、および回路温度が変化してもパフォーマンスを予測しやすくする特定の温度特性のために好まれています。

それにもかかわらず、MOSFET は、その独自の利点 (ゲート電流がゼロ、出力インピーダンスが高く調整可能、BJT に比べて堅牢性が向上しているなど) のため、多くの種類のアナログ回路で広く使用されています。BJT は、エミッタ ベースがわずかに破壊されただけでも永久に劣化する可能性があります。^[不明瞭]多くのアナログ回路の特性とパフォーマンスは、使用する MOSFET のサイズ (長さと幅) を変更することで拡大または縮小できます。これに対して、バイポーラ トランジスタでは、異なるスケーリング則に従います。MOSFET のゲート電流 (ゼロ) とドレイン ソース オフセット電圧 (ゼロ) に関する理想的な特性により、MOSFET はほぼ理想的なスイッチ エレメントとなり、スイッチド キャパシタアナログ回路も実用的になります。線形領域では、MOSFET は高精度抵抗器として使用でき、BJT よりもはるかに高い制御抵抗値を持つことができます。高電力回路では、MOSFET にはBJT のように熱暴走の影響を受けないという利点がある場合があります。 ^{[疑わしい–議論]}これは、完全なアナログ回路をシリコン チップ上に、はるかに小さなスペースとより簡単な製造技術で作成できることを意味します。 MOSFET は誘導性キックバックに対する耐性があるため、誘導性負荷のスイッチングに最適です。

一部の IC では、アナログおよびデジタルの MOSFET 回路が 1 つのミックスドシグナル集積回路上に統合されているため、必要な基板スペースがさらに小さくなっています。このため、アナログ回路をデジタル回路からチップ レベルで分離する必要があり、分離リングとシリコン オン インシュレータ(SOI)が使用されます。MOSFET は、一定量の電力を処理するために BJT よりも多くのスペースを必要とするため、製造プロセスでは BJT と MOSFET を 1 つのデバイスに組み込むことができます。混合トランジスタ デバイスは、BJT-FET が 1 つだけ含まれている場合は bi-FET (バイポーラ FET)、相補 BJT-FET が含まれている場合はBiCMOS (バイポーラ CMOS) と呼ばれます。このようなデバイスには、絶縁ゲートと高電流密度の両方の利点があります。

MOSFET アナログ スイッチは、オンのときは MOSFET を使用してアナログ信号を通過させ、オフのときは高インピーダンスとして使用します。信号は MOSFET スイッチを両方向に流れます。このアプリケーションでは、MOSFET のドレインとソースは、ソース電極とドレイン電極の相対電圧に応じて入れ替わります。ソースは、N-MOS の場合は負の側、P-MOS の場合は正の側です。これらのスイッチはすべて、ゲート ソース間、ゲート ドレイン間、ソース ドレイン間の電圧によって通過または阻止できる信号が制限されます。電圧、電流、または電力の制限を超えると、スイッチが損傷する可能性があります。

このアナログ スイッチは、P タイプまたは N タイプの 4 端子のシンプルな MOSFET を使用します。

n 型スイッチの場合、本体は最も負の電源 (通常は GND) に接続され、ゲートはスイッチ制御として使用されます。ゲート電圧がソース電圧を少なくともしきい値電圧超えると、MOSFET が導通します。電圧が高いほど、MOSFET の導通能力は高まります。N-MOS スイッチは、V _gate − V _tn未満のすべての電圧を通過させます。スイッチが導通しているときは、ソース電圧とドレイン電圧が通常ほぼ等しいため、通常は線形 (またはオーミック) モードで動作します。

P-MOS の場合、ボディは最も高い正の電圧に接続され、ゲートはより低い電位にされてスイッチがオンになります。P-MOS スイッチは、V_ゲート− V _tpより高いすべての電圧を通過させます (エンハンスメント モード P-MOS の場合、 しきい値電圧V _{tpは負です)。}

この「補完型」または CMOS タイプのスイッチは、1 つの P-MOS FET と 1 つの N-MOS FET を使用して、シングルタイプ スイッチの制限に対抗します。FET のドレインとソースは並列に接続され、P-MOS の本体は高電位 ( V _DD ) に接続され、N-MOS の本体は低電位 ( gnd ) に接続されます。スイッチをオンにするには、P-MOS のゲートを低電位に、N-MOS のゲートを高電位に駆動します。V DD − V tn と gnd − V tp の間の電圧では、両方の_FETが信号を伝導_します。gnd − V _tp未満の電圧では、N-MOS のみが伝導し、V _DD − V _tnを超える電圧では、P-MOS のみが伝導します。

このスイッチの電圧制限は、両方の FET のゲート-ソース間、ゲート-ドレイン間、およびソース-ドレイン間の電圧制限です。また、P-MOS は通常 N-MOS より 2 ～ 3 倍広いため、スイッチは両方向の速度のバランスが取れています。

トライステート回路では、出力に CMOS MOSFET スイッチが組み込まれ、オンのときは低抵抗のフルレンジ出力を、オフのときは高抵抗の中間レベル信号を提供する場合があります。

ゲート材料の主な基準は、良導体であることです。高濃度ドープ多結晶シリコンは許容できる導体ではありますが、理想的な導体とは言えず、標準ゲート材料としての役割においては技術的な欠陥もいくつかあります。それでも、ポリシリコンの使用を支持する理由はいくつかあります。

1. しきい値電圧(および結果としてドレインからソースへのオン電流) は、ゲート材料とチャネル材料間の仕事関数の差によって変更されます。ポリシリコンは半導体であるため、ドーピングの種類とレベルを調整することで仕事関数を調整できます。さらに、ポリシリコンは基になるシリコン チャネルと同じバンドギャップを持つため、仕事関数を調整して NMOS デバイスと PMOS デバイスの両方で低いしきい値電圧を実現するのは非常に簡単です。対照的に、金属の仕事関数は簡単には調整できないため、仕事関数を調整して低しきい値電圧(LVT)を実現するのは大きな課題になります。さらに、PMOS デバイスと NMOS デバイスの両方で低しきい値デバイスを実現するには、デバイスの種類ごとに異なる金属を使用する必要がある場合があります。
2. シリコン-SiO _{2界面は十分に研究されており、比較的欠陥が少ないことが知られています。対照的に、多くの金属-絶縁体界面には、}フェルミ準位のピン止め、充電、または最終的にデバイスのパフォーマンスを低下させるその他の現象につながる可能性のある、かなりのレベルの欠陥が含まれています。
3. MOSFET IC 製造プロセスでは、トランジスタの性能を向上させるために、特定の高温ステップの前にゲート材料を堆積することが望ましいです。このような高温ステップでは一部の金属が溶けるため、金属ゲート ベースのプロセスで使用できる金属の種類が制限されます。

ポリシリコン ゲートは過去 20 年間、事実上の標準となってきましたが、いくつかの欠点があり、将来的には金属ゲートに置き換えられる可能性が高いです。これらの欠点は次のとおりです。

• ポリシリコンは優れた導体ではないため（金属の約 1000 倍の抵抗）、材料を介した信号伝搬速度が低下します。抵抗率はドーピング レベルを上げることで下げることができますが、高濃度ドーピングされたポリシリコンでもほとんどの金属ほど導電性はありません。導電性をさらに向上させるために、タングステン、チタン、コバルト、最近ではニッケルなどの高温金属をポリシリコンの最上層と合金化することもあります。このような混合材料はシリサイドと呼ばれます。シリサイドとポリシリコンの組み合わせは、ポリシリコン単独よりも優れた電気的特性を持ち、その後の処理で溶融することはありません。また、シリサイド材料がチャネルの近くにないため、しきい値電圧はポリシリコン単独の場合よりも大幅に高くなりません。ゲート電極とソース領域およびドレイン領域の両方にシリサイドが形成されるプロセスは、サリサイド、つまり自己整合シリサイドと呼ばれることがあります。
• トランジスタを極端に小型化すると、ゲート絶縁膜を非常に薄くする必要があり、最先端の技術では約 1 nm になります。ここで観察される現象は、いわゆるポリ空乏化です。これは、トランジスタが反転状態のときにゲート絶縁膜に隣接するゲートポリシリコン層に空乏層が形成される現象です。この問題を回避するには、金属ゲートが望まれます。タンタル、タングステン、窒化タンタル、窒化チタンなどのさまざまな金属ゲートが、通常は高誘電率絶縁膜と組み合わせて使用​​されます。代替案としては、FUSI と呼ばれるプロセスで、完全にシリサイド化されたポリシリコン ゲートを使用する方法があります。

現在の高性能CPUは、高誘電率誘電体と組み合わせた金属ゲート技術を使用しており、この組み合わせは高誘電率金属ゲート（HKMG）として知られています。金属ゲートの欠点は、いくつかの技術によって克服されています。^[51]

1. しきい値電圧は、高誘電率誘電体とメイン金属の間に薄い「仕事関数金属」層を含めることで調整されます。この層は十分に薄いため、ゲートの合計仕事関数はメイン金属と薄い金属の仕事関数の両方によって影響を受けます (アニーリング中の合金化によるか、または単に薄い金属による遮蔽が不完全であるため)。したがって、しきい値電圧は薄い金属層の厚さによって調整できます。
2. High-κ 誘電体は現在十分に研究されており、その欠陥は理解されています。
3. HKMG プロセスには、金属に高温アニール処理を施す必要のないプロセスがあります。他のプロセスでは、アニール処理ステップに耐えられる金属を選択します。

デバイスが小型化するにつれて、絶縁層はより薄くなり、多くの場合、熱酸化またはシリコンの局所酸化 ( LOCOS ) の手順を経ます。ナノスケールのデバイスでは、ある時点でチャネルからゲート電極への絶縁体を通るキャリアのトンネルが発生します。結果として生じるリーク電流を減らすには、誘電率の高い材料を選択して絶縁体を薄くすることができます。厚さと誘電率の関係を理解するには、ガウスの法則が電界と電荷を次のように結び付けていることに注目してください。

${\displaystyle Q=\kappa \epsilon _{0}E,}$

ここで、Q = 電荷密度、κ = 誘電率、ε ₀ = 空間の誘電率、E = 電界です。この法則から、κ が増加すると、より低い電界でチャネル内に同じ電荷を維持できることがわかります。ゲートの電圧は次のように表されます。

${\displaystyle V_{\text{G}}=V_{\text{ch}}+E\,t_{\text{ins}}=V_{\text{ch}}+{\frac {Qt_{\text{ins}}}{\kappa \epsilon _{0}}},}$

ここで、V _G = ゲート電圧、V _ch = 絶縁体のチャネル側の電圧、t _ins = 絶縁体の厚さです。この式は、 t _ins / κ = 一定に保つために κ が増加する限り、絶縁体の厚さが増加してもゲート電圧は増加しないことを示しています (詳細については、高 κ 誘電体に関する記事と、この記事のゲート酸化膜リークに関するセクションを参照してください)。

MOSFET の絶縁体は誘電体であり、 LOCOSによって形成されたシリコン酸化物である場合もありますが、他の多くの誘電体材料も使用されます。誘電体はゲート電極の真下、MOSFET のチャネルの上にあるため、誘電体の一般的な用語はゲート誘電体です。

ソース・ボディ接合とドレイン・ボディ接合は、3 つの主な要因により、大きな注目を集めています。その要因とは、接合容量の負荷効果によってデバイスの電流電圧 ( IV ) 特性、出力抵抗の低下、デバイスの速度、そして接合リークによるスタンバイ電力消費の要素に影響する設計です。

浅い接合拡張部を使用することで、ドレイン誘起障壁による閾値電圧の低下とチャネル長変調によるIV曲線への影響が軽減される。さらに、ハロードーピング、すなわち接合壁にぴったりと密着したボディと同じドーピングタイプの非常に薄い高濃度ドープ領域を追加することで、空乏領域の範囲を制限することもできる。^[52]

容量効果は、シリコンの代わりに厚い誘電体の境界にある接触領域のほとんどを作る隆起したソースとドレインの形状を使用することで制限されます。^[53]

ジャンクション設計のこれらのさまざまな特徴は、図に （芸術的自由をもって）示されています。

過去数十年にわたり、MOSFET（デジタルロジック用）のサイズは継続的に縮小されてきました。典型的なMOSFETのチャネル長はかつては数マイクロメートルでしたが、現代の集積回路には数十ナノメートルのチャネル長のMOSFETが組み込まれています。ロバート・デナードのスケーリング理論に関する研究は、この継続的な縮小が可能であると認識する上で極めて重要でした。インテルは、2009年後半に32nmのフィーチャサイズ（チャネルはさらに短い）を特徴とするプロセスの生産を開始しました。半導体業界では、MOSFET開発のペースを設定する「ロードマップ」であるITRS [54]を維持しています。歴史^的に、MOSFETのサイズを縮小する際の難しさは、半導体デバイスの製造プロセス、非常に低い電圧を使用する必要性、および回路の再設計と革新を必要とする電気性能の低下（小さなMOSFETはリーク電流が高く、出力抵抗が低い）に関連していました。

より小型の MOSFET が望ましい理由はいくつかある。トランジスタを小型化する主な理由は、与えられたチップ面積により多くのデバイスを詰め込むためである。この結果、より小さな面積に同じ機能を備えたチップ、または同じ面積でより多くの機能を備えたチップが実現する。半導体ウェーハの製造コストは比較的一定であるため、集積回路あたりのコストは主にウェーハあたりに製造できるチップの数に関係する。したがって、IC が小型化すればウェーハあたりのチップ数が増え、チップあたりの価格が下がる。実際、過去 30 年間、新しい技術ノードが導入されると、チップあたりのトランジスタ数は 2 ～ 3 年ごとに倍増している。たとえば、45 nm技術で製造されたマイクロプロセッサの MOSFET 数は、 65 nmチップの 2 倍になる可能性がある。このトランジスタ密度の倍増は、1965 年にゴードン・ムーアによって初めて観察され、一般にムーアの法則と呼ばれている。^[55]また、トランジスタが小型化すればスイッチング速度も速くなると予想される。たとえば、サイズを縮小する 1 つの方法は、MOSFET のスケーリングです。この方法では、すべてのデバイス寸法を比例して縮小する必要があります。デバイスの主な寸法は、チャネル長、チャネル幅、および酸化膜厚です。これらを同じ係数で縮小すると、トランジスタのチャネル抵抗は変化しませんが、ゲート容量は同じ係数で削減されます。したがって、トランジスタのRC 遅延も同様の係数で縮小されます。これは従来の古いテクノロジでは当てはまりましたが、最先端の MOSFET では、相互接続による遅延の方が大きいため、トランジスタ寸法の縮小が必ずしもチップ速度の向上につながるわけではありません。

チャネル長が 1マイクロメートルよりはるかに短い MOSFET を製造するのは困難であり、半導体デバイス製造の難しさは集積回路技術の進歩において常に制限要因となっています。ALD などのプロセスにより小型コンポーネントの製造は改善されましたが、 MOSFET のサイズが小さい (数十ナノメートル未満) ため、動作上の問題が発生しています。

MOSFET の形状が縮小するにつれて、信頼性を維持するためにゲートに印加できる電圧を下げる必要があります。パフォーマンスを維持するために、MOSFET のしきい値電圧も下げる必要があります。しきい値電圧が下がると、限られた電圧振幅でトランジスタを完全にオフから完全にオンに切り替えることができなくなります。回路設計は、オンの場合の強い電流とオフの場合の低い電流の間の妥協点であり、アプリケーションによってどちらかを優先するかどうかが決まります。過去には無視されていたサブスレッショルドリーク (サブスレッショルド伝導、ゲート酸化物リーク、逆バイアス接合リークを含む) は、現在では最新の高性能 VLSI チップの総消費電力の半分以上を消費する可能性があります。^{[56] [57]}

ゲートとチャネル間の絶縁体として機能するゲート酸化物は、トランジスタがオンのときのチャネル伝導性と性能を高め、トランジスタがオフのときのサブスレッショルドリークを減らすために、できるだけ薄くする必要があります。しかし、現在のゲート酸化物の厚さは約 1.2  nm (シリコンでは約 5 原子の厚さ)であり、ゲートとチャネル間で電子のトンネル効果という量子力学的現象が発生し、消費電力が増加します。ゲート絶縁体には従来、二酸化シリコンが使用されてきました。しかし、二酸化シリコンの誘電率は中程度です。ゲート誘電体の誘電率を高めると、高い静電容量を維持しながら層を厚くすることができます (静電容量は誘電率に比例し、誘電体の厚さに反比例します)。他の条件が同じであれば、誘電体の厚さが厚いほど、ゲートとチャネル間の誘電体を通る 量子トンネル電流が減少します。

45 ナノメートル技術ノード以降では、ゲート漏れ電流を低減するために、ハフニウムやジルコニウムのケイ酸塩や酸化物などの IVb 族金属ケイ酸塩などの二酸化ケイ素よりも誘電率が高い絶縁体(高誘電率誘電体と呼ばれる)が使用されています。一方、新しいゲート絶縁体の障壁高さは重要な考慮事項です。半導体と誘電体間の伝導帯エネルギーの差 (および対応する価電子帯エネルギーの差) も漏れ電流レベルに影響します。従来のゲート酸化物である二酸化ケイ素の場合、前者の障壁は約 8 eVです。多くの代替誘電体の場合、この値は大幅に低く、トンネル電流が増加する傾向があり、誘電率が高いという利点が多少打ち消されます。最大ゲート - ソース電圧は、ゲート誘電体が大きな漏れ電流が発生する前に維持できる電界の強さによって決まります。絶縁誘電体が薄くなると、固定電圧に対するその内部の電界強度が高くなります。このため、より薄い誘電体ではより低い電圧を使用する必要があります。

デバイスを小型化するために、接合設計はより複雑になり、より高いドーピングレベル、より浅い接合、"ハロー"ドーピングなどが生じています。^{[58] [59]}これらはすべて、ドレイン誘起バリアの低下を減らすためです（接合設計のセクションを参照）。これらの複雑な接合を維持するために、以前は損傷や電気的に活性な欠陥を除去するために使用されていたアニール手順を削減する必要があります。 ^[60]接合リークが増加します。より重いドーピングは、より薄い空乏層とより多くの再結合中心にも関連しており、格子損傷がなくてもリーク電流が増加します。

ドレイン誘起バリア低下(DIBL) とV _{Tロールオフ:}短チャネル効果のため、チャネル形成はゲートだけで行われるわけではなく、ドレインとソースもチャネル形成に影響します。チャネル長が短くなると、ソースとドレインの空乏領域が互いに近づき、しきい値電圧 ( V _T ) がチャネル長の関数になります。これをV _Tロールオフと呼びます。V _{T は}ドレインからソースへの電圧V _{DS の関数にもな​​ります。V DS}が増加すると、空乏領域のサイズが大きくなり、かなりの量の電荷がV _{DSによって空乏化されます。チャネルを形成するために必要}なゲート電圧が低下するため、V _DSの増加とともにV _{T が}減少します。この効果をドレイン誘起バリア低下 (DIBL) と呼びます。

アナログ動作の場合、良好なゲインを得るには、MOSFET の出力インピーダンスが高いことが必要です。つまり、MOSFET の電流は、印加されるドレイン-ソース間電圧によってわずかにしか変化しない必要があります。デバイスが小型化されるにつれて、これら 2 つの電極が近づくため、ドレインの影響がゲートの影響と競合しやすくなり、MOSFET 電流のドレイン電圧に対する感度が高まります。結果として生じる出力抵抗の減少を相殺するために、回路はより複雑になります。つまり、カスコードアンプやカスケード アンプなどのデバイスをさらに必要とするか、オペアンプを使用したフィードバック回路(次の図のような回路) が必要になります。

MOSFET のトランスコンダクタンスはゲインを決定し、少なくとも低ドレイン電圧では、ホールまたは電子の移動度(デバイスの種類によって異なります) に比例します。MOSFET のサイズが小さくなると、チャネル内の電界が増加し、ドーパント不純物レベルが増加します。両方の変化によりキャリアの移動度が低下し、したがってトランスコンダクタンスも低下します。ドレイン電圧が比例して低下せずにチャネル長が短くなると、チャネル内の電界が上昇し、結果としてキャリアの速度飽和が発生し、電流とトランスコンダクタンスが制限されます。

従来、スイッチング時間はゲートのゲート容量にほぼ比例していました。しかし、トランジスタが小型化し、チップ上に配置されるトランジスタの数が増えるにつれて、相互接続容量（チップの異なる部分間の金属層接続の容量）が容量の大きな割合を占めるようになりました。^{[61] [62]}信号は相互接続を通過する必要があるため、遅延が増加し、パフォーマンスが低下します。

集積回路上の MOSFET の密度がますます高まると、局所的にかなりの熱が発生し、回路の動作に支障をきたすという問題が発生します。回路は高温になると動作が遅くなり、信頼性が低下して寿命が短くなります。マイクロプロセッサを含む多くの集積回路では、ヒートシンクやその他の冷却装置や冷却方法が必須となっています。パワー MOSFET は熱暴走のリスクがあります。オン状態の抵抗が温度とともに上昇するため、負荷がほぼ定電流負荷であれば、電力損失もそれに応じて増加し、さらに熱が発生します。ヒートシンクが温度を十分に低く保てない場合、接合部温度が急激に制御不能に上昇し、デバイスが破壊される可能性があります。

MOSFET が小型化するにつれて、トランジスタの特性の多くを生み出すシリコン内の原子の数は減少しており、その結果、ドーパントの数と配置の制御はより不安定になっています。チップの製造中、ランダムなプロセス変動は、長さ、幅、接合深さ、酸化膜厚など、すべてのトランジスタ寸法に影響を及ぼし、トランジスタが小型化するにつれて、トランジスタ全体のサイズに占める割合が大きくなります。トランジスタの特性は不確実になり、より統計的になります。製造のランダム性は、どの特定の MOSFET が実際に回路の特定のインスタンスに配置されるかわからないことを意味します。この不確実性により、設計はさまざまなコンポーネント MOSFET に対して機能する必要があるため、最適ではない設計を余儀なくされます。プロセス変動、製造性を考慮した設計、信頼性工学、および統計的プロセス制御を参照してください。^[63]

現代の IC は、最初に製造されたロットから動作する回路を得ることを目的としてコンピュータ シミュレーションされています。デバイスが小型化されるにつれて、処理が複雑になり、最終的なデバイスの外観を正確に予測することが難しくなり、物理プロセスのモデリングも難しくなります。さらに、原子プロセスの確率的性質に起因する微細構造の変化には、統計的 (決定論的ではない) 予測が必要です。これらの要因が組み合わさって、適切なシミュレーションと「最初から正しい」製造が困難になっています。

デュアルゲート MOSFET は、両方のゲートがデバイス内の電流を制御する四極管構成になっています。これは、ドレイン側ゲートを一定電位にバイアスすることでミラー効果によるゲイン損失が低減される無線周波数アプリケーションの小信号デバイスによく使用され、カスコード構成の 2 つの個別のトランジスタを置き換えます。RF 回路におけるその他の一般的な用途には、ゲイン制御やミキシング (周波数変換) などがあります。四極管の説明は正確ですが、真空管の四極管を再現するものではありません。スクリーン グリッドを使用する真空管の四極管は、三極管の真空管に比べて、グリッド プレート容量がはるかに低く、出力インピーダンスと電圧ゲインがはるかに高くなります。これらの改善は、通常、1 桁 (10 倍) か、それ以上です。四極管トランジスタ (バイポーラ接合型でも電界効果型でも) では、これほど大きな改善は見られません。

FinFETは、ダブルゲートのシリコン オン インシュレータデバイスであり、短いチャネルの影響を軽減し、ドレインによる障壁の低下を抑えるために導入されているいくつかの形状の 1 つです。フィンは、ソースとドレインの間の狭いチャネルを指します。フィンの両側にある薄い絶縁酸化物層が、フィンとゲートを分離します。フィンの上に厚い酸化物がある SOI FinFET はダブルゲートと呼ばれ、上部と側面の両方に薄い酸化物があるものはトリプルゲートFinFET と呼ばれます。^{[64] [65]}

デプレッションモードのMOSFETデバイスは、すでに説明した標準的なエンハンスメントモードデバイスよりもあまり一般的に使用されていません。これらは、ゲートからソースへの電圧がゼロであってもチャネルが存在するようにドーピングされたMOSFETデバイスです。チャネルを制御するには、ゲートに負の電圧を印加して（nチャネルデバイスの場合）、チャネルを空乏化することで、デバイスを流れる電流を減らします。本質的に、デプレッションモードデバイスは通常閉じた（オン）スイッチに相当し、エンハンスメントモードデバイスは通常開いた（オフ）スイッチに相当します。^[66]

これらのデバイスは、 RF領域でのノイズ指数が低く、ゲインが優れているため、テレビなどのRF フロントエンドではバイポーラよりも好まれることが多いです。

デプレッションモード MOSFET ファミリには、 SiemensとTelefunkenの BF960 、および 1980 年代のPhilips (後のNXP Semiconductors ) の BF980 があり、これらの派生製品は現在でもAGCおよび RFミキサーのフロントエンドで使用されています。

金属-絶縁体-半導体電界効果トランジスタ^{[67] [68] [69]}またはMISFETは、 MOSFETよりも一般的な用語であり、絶縁ゲート電界効果トランジスタ（IGFET）と同義語です。すべてのMOSFETはMISFETですが、すべてのMISFETがMOSFETであるわけではありません。

MISFET のゲート誘電体絶縁体は、MOSFET の基板酸化物 (したがって通常は二酸化シリコン) ですが、他の材料も使用できます。ゲート誘電体は、ゲート電極の真下、MISFET のチャネルの上にあります。歴史的には、ゲート材料には金属という用語が使用されていますが、現在では、ゲート材料は通常、高濃度ドープの ポリシリコンまたはその他の非金属です。

絶縁体の種類は次のとおりです。

• シリコンMOSFETの二酸化ケイ素
• 有機絶縁体（例：非ドープトランスポリアセチレン、シアノエチルプルラン、CEP ^[70]）、有機ベースFET用。^[69]

同等の電流駆動能力を持つデバイスの場合、p チャネル電荷キャリア (正孔)の移動度がn チャネル電荷キャリア (電子) の移動度よりも低いため、n チャネル MOSFET は p チャネル MOSFET よりも小さく作ることができ、シリコン基板上に 1 種類の MOSFET のみを製造する方が安価で技術的に簡単です。これらは、n チャネル MOSFET のみを使用するNMOS ロジックの設計の原動力となった。ただし、リーク電流を無視すると、CMOS ロジックとは異なり、NMOS ロジックはスイッチングが行われていないときでも電力を消費します。技術の進歩により、1980 年代半ばには CMOS ロジックが NMOS ロジックに取って代わり、デジタル チップの優先プロセスとなりました。

パワーMOSFETの構造は異なります。^[71]ほとんどのパワーデバイスと同様に、構造は垂直であり、平面ではありません。垂直構造を使用すると、トランジスタは高いブロッキング電圧と高い電流の両方に耐えることができます。トランジスタの電圧定格は、N-エピタキシャル層のドーピングと厚さの関数です（断面を参照）。一方、電流定格はチャネル幅の関数です（チャネルが広いほど、電流が大きくなります）。平面構造では、電流定格とブレークダウン電圧定格は両方ともチャネル寸法（それぞれチャネルの幅と長さ）の関数であり、「シリコンエステート」の使用が非効率的になります。垂直構造では、コンポーネントの面積はほぼ耐えられる電流に比例し、コンポーネントの厚さ（実際にはN-エピタキシャル層の厚さ）はブレークダウン電圧に比例します。^[72]

横型構造のパワーMOSFETは、主にハイエンドオーディオアンプや高出力PAシステムに使用されています。その利点は、垂直型MOSFETよりも飽和領域（バイポーラトランジスタの線形領域に相当）での動作が優れていることです。垂直型MOSFETはスイッチングアプリケーション用に設計されています。^[73]

LDMOS（横方向二重拡散金属酸化膜半導体）とVDMOS （縦方向二重拡散金属酸化膜半導体）があり、ほとんどのパワーMOSFETはこの技術を使用して作られています。

半導体のサブミクロンおよびナノメートル電子回路は、宇宙のような厳しい放射線環境で通常の許容範囲内で動作することが主な懸念事項です。設計による放射線耐性強化(RHBD) デバイスを作成するための設計アプローチの 1 つは、密閉レイアウト トランジスタ (ELT) です。通常、MOSFET のゲートは、ELT の中央に配置されたドレインを囲みます。MOSFET のソースはゲートを囲みます。もう 1 つの RHBD MOSFET は、H ゲートと呼ばれます。これらのトランジスタは両方とも、放射線に対するリーク電流が非常に低いです。ただし、サイズが大きく、標準的な MOSFET よりもシリコン上で多くのスペースを占めます。古い STI (浅いトレンチ分離) 設計では、シリコン酸化物領域の近くでの放射線の衝突により、放射線によって捕捉された電荷が蓄積されるため、標準的な MOSFET のコーナーでチャネル反転が発生します。電荷が十分に大きい場合、蓄積された電荷は、標準的な MOSFET のチャネル インターフェイス (ゲート) 近くのチャネルに沿った STI 表面エッジに影響を及ぼします。これにより、チャネル エッジに沿ってデバイス チャネル反転が発生し、オフ状態のリーク パスが作成されます。その後、デバイスがオンになりますが、このプロセスにより回路の信頼性が著しく低下します。ELT には、標準の MOSFET で発生するゲート エッジでの不要な表面反転を減らすことで信頼性が向上するなど、多くの利点があります。ゲート エッジは ELT に囲まれているため、ゲート酸化物エッジ (ゲート インターフェイスの STI) がなく、トランジスタのオフ状態のリークが大幅に削減されます。スペース シャトルや衛星のコンピューター、通信デバイス、監視システムなどの低電力マイクロ電子回路は、地球で使用される回路とは大きく異なります。これらは、放射線 (陽子や中性子などの高速原子粒子、地球空間での太陽フレアの磁気エネルギー散逸、 X 線やガンマ線などの高エネルギー宇宙線) 耐性回路です。これらの特殊な電子機器は、宇宙飛行士の安全な宇宙旅行と安全な船外活動を保証するために、RHBD MOSFET を使用したさまざまな手法を適用して設計されています。

• フローティングゲートMOSFET  – ゲートが電気的に分離されているタイプのMOSFET
• BSIM  – 集積回路設計のための MOSFET トランジスタ モデル ファミリ
• ggNMOS  – 静電放電 (ESD) 保護デバイス
• 高電子移動度トランジスタ – 電界効果トランジスタの一種
• ポリシリコン空乏効果 – 多結晶シリコン材料の閾値電圧の変化
• トランジスタモデル – 電子デバイス内で発生する物理プロセスのシミュレーション
• 固有ダイオード - 大きな電力レベルを処理できるMOSFET

• 半導体とトランジスタの仕組み（MOSFET） WeCanFigureThisOut.org
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