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ムーアの法則とは、集積回路(IC)内のトランジスタの数が約 2 年ごとに倍増するという法則です。ムーアの法則は、歴史的傾向の観察と予測です。物理法則というよりは、経験的な関係です。これは経験曲線の法則であり、生産における経験から得られる効率性の向上を定量化する法則の一種です。
この観察は、フェアチャイルドセミコンダクターとインテルの共同創設者であり、インテルの元CEOでもあるゴードン・ムーアにちなんで名付けられました。ムーアは1965年に、集積回路あたりのコンポーネント数が毎年倍増していることに気づき、[a]この成長率は少なくともあと10年は続くと予測しました。1975年、次の10年を見据えて、ムーアは予測を2年ごとに倍増し、年平均成長率（CAGR）41%に修正しました。ムーアの経験的証拠は、歴史的傾向が続くことを直接示唆するものではありませんでしたが、彼の予測は1975年以来維持されており、「法則」として知られるようになりました。
ムーアの予言は半導体業界で長期計画の指針や研究開発の目標設定に使われており、ある程度自己達成的予言として機能している。品質調整後のマイクロプロセッサ価格の低下、メモリ容量（RAMとフラッシュ）の増加、センサーの改良、さらにはデジタルカメラのピクセル数とサイズの増加など、デジタルエレクトロニクスの進歩はムーアの法則と密接に関連している。デジタルエレクトロニクスにおけるこれらの継続的な変化は、技術と社会の変化、生産性、経済成長 の原動力となっている。
業界の専門家は、ムーアの法則がいつ適用されなくなるかについては合意に達していない。マイクロプロセッサの設計者は、半導体の進歩は2010年頃から業界全体で鈍化しており、ムーアの法則が予測したペースをわずかに下回っていると報告している。2022年9月、NvidiaのCEOであるJensen Huangはムーアの法則は終わったと考えており[2]、 IntelのCEOであるPat Gelsingerは反対の見解を示している[3] 。
歴史
1959年、ダグラス・エンゲルバートは集積回路（IC）のサイズの縮小計画を研究し、その結果を論文「マイクロエレクトロニクスと相似の芸術」で発表した。[4] [5] [6]エンゲルバートは1960年の国際固体回路会議で研究結果を発表し、その聴衆の中にムーアもいた。[7]
1965年、当時フェアチャイルドセミコンダクターの研究開発部長を務めていたゴードン・ムーアは、エレクトロニクス誌の35周年記念号に、今後10年間の半導体部品業界の将来予測を寄稿するよう依頼された。[8]彼は「集積回路にさらに多くの部品を詰め込む」と題する短い記事を書いた。[1] [9] [b]彼は論説の中で、1975年までに集積回路に最大1000万個の部品を詰め込むことが可能になると推測した。1/4平方インチあたり 65,000個の部品（約1.6 cm 2）の半導体。
最小部品コストの複雑さは、年間およそ 2 倍の割合で増加しています。短期的には、この割合は増加しないとしても継続すると予想されます。長期的には、増加率はやや不確実ですが、少なくとも 10 年間はほぼ一定のままであると信じる理由は何もありません。[1]
ムーアは、デバイスの複雑さ（コスト削減で回路密度の向上）と時間の間に対数線形関係があると仮定した。[12] [13] 2015年のインタビューで、ムーアは1965年の記事について「...私は、今後10年間は毎年2倍になり続けるだろうという大胆な推測をしただけだ」と述べた。[14]この法則の歴史家は、スティグラーのエポニミーの法則を引用して、コンポーネントが定期的に倍増することはこの分野で働く多くの人々に知られていたという事実を紹介している。[13]
1974年、IBMのロバート・H・デナードはMOSFETの急速なスケーリング技術を認識し、MOSトランジスタが小型化すると電力密度が一定になり、電力使用量が面積に比例するというデナードスケーリングと呼ばれる理論を考案しました。 [15] [16]半導体業界からの証拠によると、この電力密度と面密度の逆相関関係は2000年代半ばに崩れました。[17]
1975年のIEEE国際電子デバイス会議で、ムーアは予測率を修正し、[18] [19]半導体の複雑さは1980年頃まで毎年2倍になり、その後は2年ごとに2倍になるという予測を立てた。[19] [20] [21]彼はこの指数関数的な行動の原因としていくつかの要因を挙げた。[12] [13]
- 金属酸化物半導体（MOS）技術の出現
- ダイサイズの指数関数的な増加と欠陥密度の減少により、半導体メーカーは歩留まりを落とさずに、より大きな面積で作業できるようになりました。
- より細かい最小寸法
- ムーアが「回路とデバイスの巧妙さ」と呼んだもの
1975年を少し過ぎた頃、カリフォルニア工科大学のカーヴァー・ミード教授は「ムーアの法則」という言葉を広めた。[22] [23]ムーアの法則は最終的に半導体業界の目標として広く受け入れられるようになり、競争力のある半導体メーカーが処理能力の向上を目指す際に引用された。ムーアは自身の名を冠した法則を驚くべき楽観的なものとみなし、「ムーアの法則はマーフィーの法則に反する。あらゆるものはどんどん良くなる」と述べた。[24]この観察は自己達成的予言とさえみなされた。[25] [26]
倍増期間は、ムーアの同僚でインテルの幹部だったデビッド・ハウスによる別の予測のため、しばしば18か月と誤って引用される。[27] 1975年にハウスは、トランジスタ数が2年ごとに倍増するというムーアの改訂された法則は、コンピュータチップの性能が18か月ごとにおよそ2倍になることを意味していると指摘した[28]（消費電力は増加しない）。[29]数学的には、ムーアの法則は、トランジスタサイズの縮小やその他の改善により、トランジスタ数が2年ごとに倍増することを予測していた。[30]寸法の縮小の結果、デナードスケーリングは単位面積あたりの消費電力は一定のままであると予測した。これらの効果を組み合わせて、デビッド・ハウスはコンピュータチップの性能が18か月ごとにおよそ2倍になると推測した。また、デナードスケーリングにより、この性能向上は電力の増加を伴わない、すなわち、シリコンベースのコンピュータチップのエネルギー効率は18か月ごとにおよそ2倍になる。デナードスケーリングは2000年代に終了した。[17]クーミーは後に、真空管などの技術ではシリコンチップやムーアの法則よりも前から同様の効率改善率があったことを示しました。
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マイクロプロセッサの設計者らは、2010年頃から半導体の進歩はムーアの法則で予測されたペースを下回るペースで業界全体で鈍化していると報告している。[17] インテルの元CEOであるブライアン・クルザニッチは、現在の減速の先例としてムーアの1975年の改訂を挙げ、これは技術的な課題から生じており「ムーアの法則の歴史の自然な一部」であると述べた。 [31] [32] [33]デナードスケーリングとして知られる物理的寸法の改善率も2000年代半ばに終了した。その結果、半導体業界の多くは、半導体のスケーリングではなく、主要なコンピューティングアプリケーションのニーズに重点を移した。[25] [34] [17]それにもかかわらず、大手半導体メーカーのTSMCとサムスン電子は、 10、7、5nmノードの量産でムーアの法則に遅れを取らないと主張している。 [35] [ 36] [37] [ 38 ] [39] [40 ] [35] [36] [41] [42] [43]
ムーアの第二法則
消費者にとってのコンピュータパワーのコストが下がるにつれて、ムーアの法則を満たすために生産者が負担するコストは逆の傾向をたどります。研究開発、製造、テストのコストは、チップの新世代ごとに着実に増加しています。チップの製造に使用されるツール、主にEUVL（極端紫外線リソグラフィー）のコストは、4年ごとに倍増しています。[44]製造コストの上昇は、ムーアの法則を持続させるための重要な考慮事項です。[45]これにより、ムーアの第二法則、別名ロックの法則（アーサー・ロックにちなんで名付けられました）が策定されました。これは、半導体製造工場の資本コストも時間の経過とともに指数関数的に増加するというものです。[46] [47]
主な促進要因
IC 時代の始まり以来、科学者やエンジニアによる数多くのイノベーションがムーアの法則を支えてきました。以下に、集積回路や半導体デバイスの製造技術を進歩させ、50 年足らずでトランジスタ数を 7 桁以上増加させた画期的な例として、主要なイノベーションのいくつかを挙げます。
- 集積回路（IC）：ムーアの法則の存在理由。ゲルマニウム ハイブリッドICは1958年にテキサスインスツルメンツのジャック・キルビーによって発明され、 [48]続いて1959年にフェアチャイルドセミコンダクターのロバート・ノイスによってシリコンモノリシックICチップが発明されました。 [49]
- 相補型金属酸化膜半導体（CMOS）：CMOSプロセスは、1963年にフェアチャイルドセミコンダクターのチタン・サとフランク・ワンラスによって発明されました。[50] [51] [52]
- ダイナミックランダムアクセスメモリ（DRAM）：DRAMは1967年にIBMのロバート・H・デナードによって開発されました。 [53]
- 化学増幅型フォトレジスト： 1980年頃にIBMの伊藤博、C.グラント・ウィルソン、JMJフレシェによって発明された。 [54] [55] [56]これは紫外線に対する感度が5～10倍高かった。[57] IBMは1980年代半ばにDRAM生産用に化学増幅型フォトレジストを導入した。[58] [59]
- 深紫外線エキシマレーザーフォトリソグラフィー：1980年頃にIBMのカンティ・ジェイン[60]によって発明されました。 [61] [62] [63]これ以前は、エキシマレーザーは1970年代に開発されて以来、主に研究用デバイスとして使用されていました。[64] [65]より広い科学的観点から、エキシマレーザーリソグラフィーの発明は、レーザーの50年の歴史における主要なマイルストーンの1つとして注目されています。[66] [67]
- 相互接続の革新：化学機械研磨または化学機械平坦化（CMP）、トレンチ分離、銅相互接続などの1990年代後半の相互接続の革新は、トランジスタの小型化に直接寄与したわけではないが、ウェーハの歩留まりの向上、金属配線層の追加、デバイスの間隔の縮小、電気抵抗の低減を可能にした。[68] [69] [70]
2001年にコンピュータ業界の技術ロードマップでは、ムーアの法則が半導体チップの数世代にわたって継続すると予測されていました。[71]
最近の傾向
将来のナノスケールトランジスタを設計する上での重要な技術的課題の 1 つは、ゲートの設計です。デバイスのサイズが縮小するにつれて、薄いチャネル内の電流フローを制御することがより困難になります。現代のナノスケール トランジスタは、通常、マルチゲート MOSFETの形式をとり、FinFETが最も一般的なナノスケール トランジスタです。FinFET では、チャネルの 3 つの側面にゲート誘電体があります。これに比べて、ゲート オール アラウンドMOSFET ( GAAFET ) 構造では、ゲート制御がさらに優れています。
- ゲートオールアラウンドMOSFET（GAAFET）は、1988年に舛岡富士雄氏が率いる東芝の研究チームによって初めて実証されました。舛岡氏は「サラウンドゲートトランジスタ」（SGT）と呼ぶ垂直ナノワイヤGAAFETを実証しました。[72] [73]フラッシュメモリの発明者として最もよく知られている舛岡氏は、後に東芝を離れ、2004年に東北大学と共同でサラウンドゲート技術の研究を行うためにユニサンティスエレクトロニクスを設立しました。[74]
- 2006年、韓国科学技術院（KAIST）と国立ナノファブセンターの韓国研究者チームは、FinFET技術をベースにした当時世界最小のナノ電子デバイスである3nmトランジスタを開発した。 [75] [76]
- 2010年、アイルランドのコークにあるティンダル国立研究所の研究者らは、接合のないトランジスタを発表しました。シリコンナノワイヤに巻き付けられた制御ゲートは、接合やドーピングを使用せずに電子の通過を制御できます。研究者らは、既存の製造技術を使用して10nmスケールで製造できると主張しています。[77]
- 2011年、ピッツバーグ大学の研究者らは、酸化物ベースの材料で作られた直径1.5nmの単一電子トランジスタの開発を発表しました。3本の「ワイヤ」が中央の「島」に集まり、そこに1つまたは2つの電子を収容できます。電子は島を通って1本のワイヤから別のワイヤへとトンネルします。3本目のワイヤの状態によって、トランジスタがソリッドステートメモリとして機能する能力を含む明確な導電特性が生まれます。[78]ナノワイヤトランジスタは、極小コンピュータの作成を促進する可能性があります。[79] [80] [81]
- 2012年、ニューサウスウェールズ大学の研究チームは、シリコン結晶内に正確に配置された単一の原子（ランダムなトランジスタの大規模なサンプルから選択されたものではない）で構成される最初の実用的なトランジスタの開発を発表しました。[82]ムーアの法則は、2020年までに研究室のICでこのマイルストーンが達成されると予測しました。
- 2015年、IBMはEUVLを使用して製造されたシリコンゲルマニウムトランジスタを搭載した7nmノードチップを実証しました。同社は、このトランジスタ密度は当時の14nmチップの4倍になると考えていました。[83]
- サムスンとTSMCは 2021～2022年までに3nm GAAFETノードを製造する計画である。[84] [85] 3nmなどのノード名は デバイス要素（トランジスタ）の物理的なサイズとは関係がないことに注意してください。
- 2001年、東芝の研究チームは、 3次元集積回路（3D IC）パッケージを製造するための「システムブロックモジュール」ウェーハボンディングプロセスを開発した。[86] [87] 2007年4月、東芝は8層3D IC、8つの2GB NANDフラッシュチップを積み重ねて製造された16GB THGAM組み込みNANDフラッシュメモリチップを発表した。 [ 88 ] 2007年9月、ハイニックスは24層3D IC、ウェーハボンディングプロセスを使用して24の積み重ねられたNANDフラッシュチップで製造された16GBフラッシュメモリチップを発表した。[89]
- V-NANDは3D NANDとも呼ばれ、1967年にジョン・シェドンが最初に発表した電荷トラップフラッシュ技術を使用してフラッシュメモリセルを垂直に積み重ねることを可能にし、フラッシュメモリチップ上のトランジスタの数を大幅に増加させます。3D NANDは2007年に東芝によって初めて発表されました。 [90] V-NANDは2013年にサムスン電子によって初めて商業的に製造されました。 [91] [92] [93]
- 2008年、HP研究所の研究者らは、これまで存在が理論化されていた第4の基本的な受動回路素子であるメモリスタの実用化を発表しました。メモリスタのユニークな特性により、より小型で高性能な電子デバイスの開発が可能になります。[94]
- 2014年、スタンフォード大学のバイオエンジニアが人間の脳をモデルにした回路を開発した。16個の「ニューロコア」チップは100万個のニューロンと数十億個のシナプス結合をシミュレートし、一般的なPCよりも9000倍高速で、エネルギー効率も優れています。 [95]
- 2015年にインテルとマイクロンは、 NANDと比較して同等の密度で大幅に高速化された不揮発性メモリである3D XPointを発表しました。2016年に生産開始が予定されていましたが、2017年後半まで延期されました。[96] [97] [98]
- 2017年、サムスンはV-NAND技術とeUFS 3D ICスタッキングを組み合わせて 、64層V-NANDダイを8個積み重ねた512GBのフラッシュメモリチップを製造した。[99] 2019年には、サムスンはクアッドレベルセル（QLC）技術（トランジスタあたり4ビット）を採用した8個の96層V-NANDダイを搭載した1TBのフラッシュチップを製造した。[100] [101]これは2兆個のトランジスタに相当し、ICチップの中で最も多くのトランジスタ数を誇る。
- サムスン電子は2020年にFinFETとEUV技術を使用して5nmノードを生産する計画を立てていた。[36] [更新が必要]
- 2021年5月、IBMは、人間のDNAよりも小さいと思われる部品を搭載した初の2nmコンピュータチップの開発を発表しました。 [102]
マイクロプロセッサの設計者は、半導体の進歩は2010年頃から業界全体で鈍化し、ムーアの法則で予測されたペースを下回っていると報告している。[17]インテルの元CEOであるブライアン・クルザニッチは、「今日の私たちの歩調は2年ではなく2年半に近い」と発表した。[103]インテルは2015年に、MOSFETデバイスの改善は2012年頃の22nmの特徴幅から始まり、14nmで継続していると述べた。[104]インテルのCEOであるパット・ゲルシンガーは、2023年末に「私たちはもはやムーアの法則の黄金時代にはなく、今でははるかに困難になっているため、おそらく3年ごとにほぼ倍増しているため、減速が確実に見られます」と述べた。[105]
トランジスタのスケーリングは、ソースからドレインへのリーク、ゲート金属の制限、チャネル材料の選択肢の制限により、物理的限界に達しています。物理的なスケーリングに依存しない他のアプローチが研究されています。これには、電子スピントロニクスのスピン状態、トンネル接合、ナノワイヤ形状によるチャネル材料の高度な閉じ込めが含まれます。[106]スピンベースのロジックとメモリのオプションは、研究室で積極的に開発されています。[107] [108]
代替材料研究
IC 上の現在のトランジスタの大部分は、主にドープされたシリコンとその合金で構成されています。シリコンが単一のナノメートル トランジスタに製造されると、短チャネル効果により、機能トランジスタとしてのシリコンの望ましい材料特性が悪影響を受けます。以下は、小型ナノメートル トランジスタの製造におけるシリコン以外の代替品です。
提案されている材料の 1 つは、インジウムガリウムヒ素(InGaAs) です。シリコンやゲルマニウムのトランジスタと比較すると、InGaAs トランジスタは将来の高速、低電力ロジック アプリケーションにとってより有望です。III -V 化合物半導体の固有の特性により、InGaAs をベースにした量子井戸トランジスタとトンネル効果トランジスタが、従来の MOSFET 設計の代替として提案されています。
- 2000年代初頭、Micron TechnologyのGurtej Singh Sandhu氏によって原子層堆積 高誘電率 膜とピッチダブルパターニングプロセスが発明され、平面 CMOS 技術におけるムーアの法則が30 nmクラス以下にまで拡張されました。
- 2009年、インテルは80nmのInGaAs量子井戸トランジスタの開発を発表しました。量子井戸デバイスには、より広いバンドギャップを持つ2層の材料の間に挟まれた材料が含まれています。当時の主要な純粋シリコントランジスタの2倍の大きさであったにもかかわらず、同社は消費電力を抑えながら同等の性能を発揮したと報告しました。[109]
- 2011年、インテルの研究者らは、従来の平面設計に比べてリーク特性が改善された3DトライゲートInGaAsトランジスタを実証した。同社は、この設計がIII-V族化合物半導体トランジスタの中で最高の静電特性を達成したと主張している。 [110] 2015年の国際固体回路会議で、インテルは7nmノードにこのようなアーキテクチャに基づくIII-V族化合物の使用について言及した。[111] [112]
- 2011年、テキサス大学オースティン校の研究者らは、従来の設計よりも高い動作電流が可能なInGaAsトンネル電界効果トランジスタを開発した。最初のIII-V TFET設計は、2009年にコーネル大学とペンシルベニア州立大学の共同チームによって実証された。[113] [114]
- 2012年、MITマイクロシステム技術研究所のチームがInGaAsをベースにした22nmトランジスタを開発しました。これは当時、史上最小の非シリコントランジスタでした。チームはシリコンデバイスの製造に使用される技術を使用し、より優れた電気的性能と10ナノメートルスケールへの縮小を目指しました。[115]
生物学的コンピューティングの研究では、生物学的材料はシリコンベースのコンピューティングに比べて情報密度とエネルギー効率が優れていることが示されています。[116]
グラフェンの様々な形態がグラフェンエレクトロニクス向けに研究されており、例えばグラフェンナノリボン トランジスタは2008年に発表されて以来、有望視されている。（バルクグラフェンのバンドギャップはゼロであるため、導電性が一定で電源をオフにすることができないため、トランジスタに使用することはできない。ナノリボンのジグザグエッジにより、伝導帯と価電子帯に局所的なエネルギー状態が導入され、トランジスタとして製造されたときにスイッチングを可能にするバンドギャップが形成される。例えば、幅10 nmの典型的なGNRは、0.4 eVという望ましいバンドギャップエネルギーを有する。[117] [118]）しかし、50 nm未満のグラフェン層では抵抗値が増加し、電子移動度が低下するため、さらに研究を行う必要がある。[117]
予測とロードマップ
2005 年 4 月、ゴードン・ムーアはインタビューで、この予測は永久に維持できるものではない、と述べました。「永遠に続くことはない。指数関数の性質上、それを押し出すと、最終的には災害が発生する。」また、トランジスタは最終的には原子レベルでの小型化の限界に達するだろうとも述べています。
[トランジスタの]サイズに関して言えば、基本的な障壁である原子サイズに近づいていることがわかりますが、そこまで到達するには2～3世代かかるでしょう。しかし、それが私たちがこれまで見てきた限りの未来です。根本的な限界に達するまでには、あと10～20年かかります。その頃には、より大きなチップを製造できるようになり、トランジスタの予算は数十億単位になるでしょう。[119]
— ゴードン・ムーア、2006年
1998年以来ムーアの法則を駆使して業界を牽引してきた国際半導体技術ロードマップは、 2016年に最終ロードマップを作成した。このロードマップでは、研究開発計画はもはやムーアの法則を中心に据えられておらず、半導体のスケーリングに重点を置くのではなく、アプリケーションのニーズがチップ開発を推進するという、いわゆる「More than Moore」戦略を概説している。アプリケーションの推進要因は、スマートフォンからAI、データセンターまで多岐にわたる。[120]
IEEEは2016年に「コンピューティングの再起動」というロードマッピングイニシアチブを開始し、国際デバイスおよびシステムロードマップ（IRDS）と名付けました。[121]
ゴードン・ムーア[122]を含む一部の予測者は、ムーアの法則は2025年頃には終わると予測している。[123] [120] [124]ムーアの法則は物理的な限界に達するが、新しいチップアーキテクチャ、量子コンピューティング、AIや機械学習など、他のさまざまな分野で技術進歩が続くと楽観視する予測者もいる。[125] [126] NvidiaのCEO、ジェンスン・フアンは、ムーアの法則は2022年に終焉したと宣言した。 [2]数日後、IntelのCEO、パット・ゲルシンガーは反対の主張で反論した。[3]
結果
デジタルエレクトロニクスは、20世紀後半から21世紀初頭にかけて世界経済の成長に貢献してきました。[127]経済成長の主な原動力は生産性の向上であり、[128]ムーアの法則はそれを考慮しています。ムーア（1995）は、「技術進歩の速度は、金融の現実によって制御されるようになる」と予想しました。[129]しかし、1990年代後半には逆のことが起こり、経済学者は「生産性の向上は、イノベーションの重要な経済指標である」と報告しました。[130]ムーアの法則は、技術と社会の変化、生産性、経済成長の原動力を表しています。[131] [132] [128]
半導体の進歩の加速は米国の生産性の急上昇に貢献し、[133] [134] [135] 1997年から2004年にかけては年間3.4%に達し、1972年から1996年、2005年から2013年の年間1.6%を上回った。[136]経済学者リチャード・G・アンダーソンは、「多くの研究により、生産性の加速の原因は半導体製造における技術革新にあり、それによって半導体部品やそれを含む製品の価格が大幅に低下し（また、製品の機能も拡大した）、その結果であるとされている」と指摘している。[137]
ムーアの法則の主な否定的な意味合いは、陳腐化が社会を成長の限界に追い込むことである。技術が急速に「改善」し続けると、先行技術は陳腐化する。ハードウェアやデータのセキュリティと存続性が最優先される状況、またはリソースが限られている状況では、急速な陳腐化が円滑な運用や継続的な運用の障害となることが多い。[138]
他の定式化と類似の観察
デジタル技術のいくつかの指標は、ムーアの法則に関連して指数関数的に向上しており、これにはコンポーネントのサイズ、コスト、密度、速度などが含まれます。ムーアは、最小コストでのコンポーネントの密度についてのみ記述しており、「コンポーネントとは、トランジスタ、抵抗器、ダイオード、またはコンデンサである」[129]。
集積回路あたりのトランジスタ数– 最も一般的な定式化は、集積回路上のトランジスタ数が2年ごとに倍増するというものです。1970年代末、ムーアの法則は最も複雑なチップ上のトランジスタ数の限界として知られるようになりました。この記事の冒頭のグラフは、この傾向が今日でも当てはまることを示しています。2017年現在、最も多くのトランジスタ数を持つ市販のプロセッサは、180億を超えるトランジスタを備えた[update]48コアのCentriqです。 [139]
トランジスタあたりのコストが最小となる密度- これはムーアの1965年の論文で示された定式化です。[1]これは達成可能なトランジスタの密度だけではなく、トランジスタあたりのコストが最も低くなるトランジスタの密度に関するものです。[140]
チップ上に搭載されるトランジスタの数が増えると、各トランジスタの製造コストは減少しますが、欠陥のためにチップが動作しなくなる可能性が高くなります。1965 年にムーアは、コストが最小になるトランジスタの密度を調査し、フォトリソグラフィーの進歩によりトランジスタが小型化されるにつれて、この数は「年間約 2 倍の割合」で増加すると観察しました。[1]
デナードスケーリング– これは、電力使用量がトランジスタの面積に比例して減少することを前提としています（電圧と電流は両方とも長さに比例します）。ムーアの法則と組み合わせると、ワットあたりのパフォーマンスはトランジスタ密度とほぼ同じ割合で成長し、1～2年ごとに倍増します。デナードスケーリングによると、トランジスタの寸法は技術世代ごとに30％（0.7倍）縮小され、面積は50％削減されます。これにより、遅延は30％（0.7倍）削減され、動作周波数は約40％（1.4倍）増加します。最後に、電界を一定に保つために、電圧は30％削減され、エネルギーは65％、電力（1.4倍の周波数で）は50％削減されます。[c]したがって、技術世代ごとにトランジスタ密度は2倍になり、回路は40％高速になりますが、消費電力（トランジスタ数が2倍の場合）は同じままです。[141]デナードスケーリングは漏れ電流のために2005年から2010年にかけて終了しました。[17]
ムーアが予測したプロセッサトランジスタの指数関数的な成長は、必ずしも実際のCPU性能の指数関数的な向上につながるわけではない。2005年から2007年ごろからデナードスケーリングは終了したため、その後もムーアの法則は続いたものの、性能向上に比例した利益は得られなかった。[15] [142]主な理由は、サイズが小さいと電流漏れが大きな問題となり、チップが熱くなり、熱暴走の危険が生じ、エネルギーコストがさらに増加するためである。[15] [142] [17]
デナードスケーリングの崩壊により、マルチコアプロセッサへの注目が高まったが、コア数の増加によって得られる利益は、デナードスケーリングを継続した場合に得られる利益よりも低い。[143] [144]デナードスケーリングからのもう一つの逸脱として、インテルのマイクロプロセッサは2012年に22nmで非平面トライゲートFinFETを採用した。これは従来の平面トランジスタよりも高速で消費電力が少ない。[145]シングルコアマイクロプロセッサの性能向上率は大幅に鈍化している。[146]シングルコアの性能は1986～2003年には年間52%、2003～2011年には年間23%向上していたが、2011～2018年には年間わずか7%に鈍化した。[146]
品質調整後のIT機器の価格–品質とインフレ調整後の情報技術（IT）、コンピュータ、周辺機器の価格は、1959年から2009年までの50年間で平均して年間16％下落した。 [147] [148]しかし、IT技術革新の加速により、1995年から1999年には年間23％まで上昇し、[130]その後、2010年から2013年には年間2％まで下落した。[147] [149]
品質調整後のマイクロプロセッサの価格改善は継続しているが、 [150]改善率も同様に変動し、対数スケールでは直線的ではない。マイクロプロセッサの価格改善は1990年代後半に加速し、その前後の典型的な30%の改善率（2年ごとに半減）に対して、年間60%（9か月ごとに半減）に達した。[151] [152]特にラップトップのマイクロプロセッサは、2004年から2010年にかけて年間25～35%の改善を示し、2010年から2013年には年間15～25%に減速した。[153]
チップあたりのトランジスタ数だけでは、品質調整後のマイクロプロセッサの価格を完全に説明することはできません。[151] [154] [155]ムーアの1995年の論文では、ムーアの法則を厳密な直線性やトランジスタ数に限定してはいません。「『ムーアの法則』の定義は、半対数プロット上で直線に近似する半導体産業に関連するほぼすべてのものを指すようになりました。その起源を再検討して定義を制限することはためらわれます。」[129]
ハードディスクドライブの面密度– 2005年にハードディスクドライブの面密度についても同様の予測（クライダーの法則と呼ばれることもある）がなされた。[156]この予測は後に楽観的すぎるとみなされた。面密度の数十年にわたる急速な進歩は、ディスクメディアの粒子サイズの微細化、熱安定性、利用可能な磁場を使用した書き込み可能性に関連するノイズにより、2010年頃に年間30～100%から年間10～15%に鈍化した。 [157] [158]
光ファイバー容量– 光ファイバーで送信できる1秒あたりのビット数は、ムーアの法則よりも速く指数関数的に増加します。ケックの法則はドナルド・ケックに敬意を表して名付けられました。[159]
ネットワーク容量–ベル研究所のルーセント光ネットワークグループの元責任者であるジェラルド・バターズ氏[160] [161]によると、バターズの光工学の法則[162]と呼ばれる別のバージョンがあり、これは意図的にムーアの法則と並行する定式化である。バターズの法則によれば、光ファイバーから出力されるデータ量は 9 か月ごとに倍増する。[163]したがって、光ネットワークでビットを送信するコストは 9 か月ごとに半分に減少する。波長分割多重(WDM と呼ばれることもある) が利用可能になったことで、1 本の光ファイバーに配置できる容量が 100 倍も増加した。光ネットワークと高密度波長分割多重(DWDM) によって、ネットワークのコストは急速に低下しており、さらなる進歩が確実であると思われる。その結果、ドットコム バブルではデータ トラフィックの卸売価格が暴落した。ニールセンの法則によれば、ユーザーが利用できる帯域幅は毎年 50% 増加する。[164]
1ドルあたりのピクセル数– 同様に、コダックオーストラリアのバリー・ヘンディは、1ドルあたりのピクセル数をデジタルカメラの基本的な価値の尺度としてプロットし、この市場の歴史的な直線性（対数スケール）と、デジタルカメラの価格、LCDおよびLEDスクリーン、解像度の将来の傾向を予測する機会を示しています。[165] [166] [167] [168]
ムーアの法則補償子（TGMLC）は、ヴィルトの法則としても知られ、一般にソフトウェアの肥大化と呼ばれ、コンピュータソフトウェアの世代が進むにつれてサイズと複雑さが増し、それによってムーアの法則によって予測されたパフォーマンスの向上が相殺されるという原理です。2008年のInfoWorldの記事で、元IntelのRandall C. Kennedy氏[169]は、2000年から2007年までのMicrosoft Officeの連続バージョンを前提としてこの用語を紹介しています。ムーアの法則によればこの期間中に計算パフォーマンスが向上したにもかかわらず、Office 2007は、2000年コンピュータでOffice 2000を実行した場合と比較して、プロトタイプの2007年コンピュータで同じタスクを半分の速度で実行しました。
図書館の拡張– 1945年にフリーモント・ライダーは、十分なスペースが確保されれば、16年ごとに収容能力が倍増すると計算した。[170]彼は、かさばり劣化した印刷物を、図書館利用者や他の機関の要求に応じて複製できる小型のマイクロフォームのアナログ写真に置き換えることを提唱した。彼は、数十年後にアナログのマイクロフォームをデジタル画像、ストレージ、伝送メディアに置き換えることになるデジタル技術を予見していなかった。自動化され、潜在的にロスレスのデジタル技術により、現在では情報化時代と呼ばれる時代に、情報の増加速度が大幅に向上した。
カールソン曲線は、エコノミスト誌[171]がムーアの法則のバイオテクノロジー版を表すために作った造語で、著者のロブ・カールソンにちなんで名付けられました。 [172]カールソンは、DNAシーケンシング技術の倍増時間（コストと性能で測定）は少なくともムーアの法則と同じ速さになると正確に予測しました。 [173]カールソン曲線は、DNAシーケンシング、DNA合成、タンパク質発現やタンパク質構造の決定に使用されるさまざまな物理的および計算ツールなど、さまざまな技術のコストが急速に（場合によっては超指数関数的に）低下し、性能が向上することを示しています。
エルームの法則は、医薬品開発に関する観察結果であり、他の技術 (トランジスタなど) が時間の経過とともに飛躍的に進歩するのと対比するために、意図的にムーアの法則を逆に綴ったものとして記述されています。新薬の開発コストは、およそ 9 年ごとに 2 倍になると述べています。
経験曲線効果とは、事実上あらゆる製品やサービスの累積生産量が倍増するごとに、単位コストがほぼ一定の割合で減少するというものです。この現象について最初に文書化された定性的な記述は1885年に遡ります。 [174] [175] 1936年に飛行機のコストについて議論された際に、この現象を説明するためにパワーカーブが使用されました。 [176]
エドホルムの法則– フィル・エドホルムは、通信ネットワーク（インターネットを含む）の帯域幅は18か月ごとに倍増していると観察しました。 [177]オンライン通信ネットワークの帯域幅は、1秒あたりビットから1秒あたりに増加しました。オンライン帯域幅の急速な増加は、主にムーアの法則を可能にしたのと同じMOSFETスケーリングによるもので、通信ネットワークはMOSFETで構築されています。 [178]
ハイツの法則によれば、LED の製造コストが下がると、その明るさは増加すると予測されます。
スワンソンの法則とは、太陽光発電モジュールの価格は、累計出荷量が倍増するごとに 20 パーセント下がる傾向があるという観察結果です。現在のレートでは、コストは約 10 年ごとに 75 パーセント下がります。
参照
- 加速する変化 – 歴史を通じて技術変化の速度が加速していると認識されている
- CMOSを超えて - 将来のデジタルロジック技術の可能性
- エフェメラリゼーション - 技術進歩理論
- エルームの法則 - 新薬の発見に関する考察
- 黄の法則 – コンピュータサイエンスの観察
- クーミーの法則 – 消費されるエネルギー単位あたりの計算回数が 1.57 年ごとに倍増する傾向を示す
- 計算の限界 – 計算の限界の概要
- 名を冠した法律の一覧 - 人物にちなんで名付けられた格言やことわざ
- 法律一覧 § 技術
- マイクロプロセッサ年表 – マイクロプロセッサのタイムライン
- ニューラルスケーリングの法則 – 機械学習の法則
- べき乗法則 – 2つの量間の関数関係
- ヴィルトの法則 – ニクラウス・ヴィルトによって広められたコンピューターの格言
- レント則 – 外部信号の数と論理ブロック内の論理ゲートの数の関係
説明ノート
- ^ この傾向は1958年の集積回路の発明から始まりました。ムーアのこのアイデアの最初のプレゼンテーションの3ページ目の下部にあるグラフを参照してください。[1]
- ^ 2005年4月、インテルはムーアの記事が掲載されたオリジナルのエレクトロニクス号を1冊購入するのを1万ドルで申し出た。 [10]イギリスに住むエンジニアが最初にそのコピーを見つけ、インテルに提供した。[11]
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外部リンク
Wikibooksには「情報化時代」をテーマにした本があります。
- インテルのプレスキット – ムーアの法則40周年を記念して公開。ムーアによる1965年のスケッチ付き
- これほど破壊的な技術は他にありません...マイクロチップの成長のスライドショー
- Intel (IA-32) CPU 速度 1994～2005 – 近年の速度向上は、年間増加率に関して鈍化しているようです (PDF または PNG 形式で利用可能)
- 国際半導体技術ロードマップ (ITRS)
- AC|net ムーアの法則に関する FAQ ( archive.today ) (2013-01-02 アーカイブ)
- ASMLの「私たちの物語」、ムーアの法則について語るゴードン・ムーア、ASMLホールディングス
- 「ムーアの法則が重要な理由」。Asianometry 2023年3月 – YouTube経由。
- インテルにおけるムーアの法則