チャージトラップフラッシュ

チャージ トラップ フラッシュ( CTF ) は、不揮発性NOR および NANDフラッシュ メモリの作成に使用される半導体メモリ技術です。これはフローティング ゲート MOSFETメモリ技術の一種ですが、フローティング ゲート構造に典型的なドープされた多結晶シリコンではなく、シリコン窒化膜を使用して電子を保存するという点で、従来のフローティング ゲート技術とは異なります。このアプローチにより、メモリ メーカーは 5 つの方法で製造コストを削減できます。

1. 電荷蓄積ノードを形成するために必要なプロセスステップが少なくなる
2. より小さなプロセスジオメトリを使用できる（したがって、チップサイズとコストを削減）
3. 1つのフラッシュメモリセルに複数のビットを保存できる
4. 信頼性の向上
5. 電荷トラップがトンネル酸化膜の点欠陥の影響を受けにくいため、歩留まりが向上

チャージトラッピングのコンセプトは以前から存在していたが、AMDと富士通がチャージトラッピングフラッシュメモリを量産したのは2002年になってからだった。両社は、GL NORフラッシュメモリファミリの導入により、チャージトラッピングフラッシュメモリの商業生産を開始した。現在Spansionの名で運営されている同社は、それ以来、チャージトラッピングデバイスを量産してきた。チャージトラッピングフラッシュは、2008年の25億ドルのNORフラッシュ市場の30%を占めた。 大規模なチャージトラッピング技術ポートフォリオを複数の企業にライセンス供与していたSaifun Semiconductorsは、2008年3月にSpansionに買収された。2000年代後半から、CTFは東芝とサムスン電子が開発した3D V-NANDフラッシュメモリのコアコンポーネントとなった。

1957年、フロッシュとデリックはベル研究所で最初の二酸化シリコン電界効果トランジスタを製造することに成功しました。これはドレインとソースが表面で隣接した最初のトランジスタでした。^[1]その後、 1960年にダウォン・カーンがベル研究所のチームと共に動作するMOSFETを実証する論文を発表しました。チームには、デバイスを製造したEEラベイトとEIポビロニス、拡散プロセスを開発したMOサーストン、LAダサロ、JRリゲンザ、デバイスの特性を評価したHKガメルとR.リンドナーが含まれていました。^{[2] [3]}

その後、カーンはベル研究所でサイモン・ミン・ゼーとともにフローティングゲートMOSFETを発明し、1967年にフローティングゲート（FG）メモリセルとしての使用を提案した。 ^[4]これは、フローティングゲートMOSFETへの電荷の注入と蓄積に基づく不揮発性メモリの最初の形式であり、 ^[5]後にEPROM（消去可能PROM）、EEPROM（電気的に消去可能なPROM）、フラッシュメモリ技術の基礎となった。^[6]

電荷トラッピングの概念は、1967 年にジョン・セドンとティン・L・チューによって初めて発表されました。^{[引用が必要]}

1967 年後半、H.A.リチャード・ウェゲナー率いるスペリーの研究チームが、金属–窒化物–酸化物–半導体トランジスタ(MNOS トランジスタ) ^{[7]を発明しました。これは、}酸化物層を窒化物と酸化物の二重層に置き換えたMOSFET の一種です。^[8] 窒化物はフローティング ゲートの代わりにトラッピング層として使用されましたが、フローティング ゲートよりも劣ると考えられていたため、その使用は制限されていました。^[9] MNOS トランジスタ デバイスは、ゲートとチャネルの間に 50 ボルトの順方向または逆方向バイアスを適用して、トランジスタのしきい値電圧に影響を与える電荷をトラップすることでプログラムできます。

チャージトラップ（CT）メモリは、1960年代後半にMNOSデバイスとともに導入されました。デバイス構造と動作原理はフローティングゲート（FG）メモリに似ていますが、主な違いは、FGメモリでは電荷が導電材料（通常はドープされたポリシリコン層）に保存されるのに対し、CTメモリでは誘電体層（通常はシリコン窒化物）内の局所的なトラップに電荷を保存することです。^[5]

1974年までに、電荷トラップ技術は電気的に消去可能なプログラマブル読み出し専用メモリ（EEPROM）の記憶機構として使用され、標準的なフローティングゲートMOSFET技術の代替手段となった。^[10] 1977年、フェアチャイルドカメラアンドインストゥルメントのPCYチェンは、プログラムと消去の条件がはるかに厳しくなく、電荷の蓄積がより長いMOSFET技術であるSONOSの発明を詳述した論文^[11]を発表した。この改良により、1980年代には電荷トラップSONOSに基づくEEPROMデバイスが製造可能になった。

1991年、日本のNECの研究者であるN. Kodama、K. Oyama、およびHiroki Shiraiを含む研究者らは、電荷トラップ方式を取り入れたタイプのフラッシュメモリを開発した。^{[12] 1998}年、イスラエルのエンジニアであるSaifun Semiconductors（後にSpansionに買収）のBoaz Eitanは、従来のフラッシュメモリ設計で使用されていたフローティングゲートを電荷トラップ層に置き換えたNROMというフラッシュメモリ技術の特許を取得した[13]。この特許には、注入された負電荷と正電荷をセルのドレイン/ソース端子の近くに局在させることと、逆読み取りコンセプトを利用して電荷トラップの両端にあるセルの保存データを検出するという2つの重要な革新が盛り込まれている。この2つの新しいアイデアにより、高サイクルが可能になり、30年前に電荷トラップのコンセプトが発明されて以来初めて、信頼性の高い電荷トラップフラッシュ製品が製造されるようになった。さらに、これらのコンセプトを使用することで、セルごとに2つの別々の物理ビットを作成できるため、セルあたりの保存データ容量が2倍になる。

2000年、リチャード・M・ファストウ、エジプト人エンジニアのハレド・Z・アハメド、ヨルダン人エンジニアのサミール・ハッダッド（後にスパンションに入社）が率いるアドバンスト・マイクロ・デバイセズ（AMD）の研究チームが、 NORフラッシュ メモリセルの電荷トラップ機構を実証しました。^{[14]これらの革新は2002年にAMDと}富士通（後にスパンション）でさらに改良され、これらの企業によって「ミラービットフラッシュメモリ」と呼ばれるものに初めて量産されました。

チャージトラッピングフラッシュ（CTF）は、2002年にAMDと富士通によって商品化されました^。[15]その年、AMD（後にSpansionとして分社化した部門）は、「MirrorBit」と呼ばれる新しいフラッシュメモリ技術を発表しました。^[16] Spansionはこの製品を使用して、製造コストを削減し、NORフラッシュメモリの密度範囲を従来のNORフラッシュを超えて拡張し、Intelが製造しているマルチレベルセルNORフラッシュのコストに合わせました。

MirrorBit セルは、従来のフローティング ゲートの代わりとして電荷トラッピング層を使用するだけでなく、電荷ストレージ窒化物の非伝導性を利用して、2 つのビットが同じメモリ セルを共有できるようにします。図 1 に示すように、ビットはセルの反対側の端にあり、チャネルに異なる方向に電流を流すことで読み取ることができます。

このアプローチとマルチレベルセル技術を組み合わせて、1つのセルに4ビットを格納する製品が成功裏に製造されている。^[17]

フローティング ゲート メモリ セルと同様に、電荷トラップ セルは、制御ゲートとチャネル間の可変電荷を使用してトランジスタのしきい値電圧を変更します。この電荷を変更するメカニズムは、フローティング ゲートと電荷トラップの間で比較的似ており、読み取りメカニズムも非常に似ています。

電荷トラッピング フラッシュでは、電子は、標準のフラッシュ メモリ、EEPROM、またはEPROMのフローティング ゲートに保存されるのと同じように、トラッピング層に保存されます。重要な違いは、電荷トラッピング層が絶縁体であるのに対し、フローティング ゲートは導体であることです。

フラッシュメモリへの高書き込み負荷は、トンネル酸化物層にストレスを与え、結晶格子に「酸化物欠陥」と呼ばれる小さな乱れを生じさせます。このような乱れが多数発生すると、フローティングゲートとトランジスタのチャネルの間に短絡が生じ、フローティングゲートは電荷を保持できなくなります。これがフラッシュの消耗の根本的な原因です (フラッシュメモリ#メモリの消耗を参照)。これはチップの「耐久性」として規定されます。このような短絡の発生を減らすために、フローティングゲートフラッシュは厚いトンネル酸化物 (~100Å) を使用して製造されますが、これによりファウラーノルドハイムトンネルが使用されるときに消去が遅くなり、より高いトンネル電圧を使用する設計を余儀なくされ、チップの他の部分に新たな負担がかかります。

電荷トラッピングセルは、電荷トラッピング層が絶縁体であるため、このような問題の影響を比較的受けにくい。^[18]電荷トラッピング層とチャネル間の酸化物欠陥によって短絡が生じると、短絡部に直接接触している電子のみが排出され、他の電子はそのまま残ってトランジスタのしきい値電圧を制御し続ける。短絡の懸念が小さいため、より薄いトンネル酸化物層（50～70Å）を使用でき、トラッピング層とチャネルの結合が高まり、プログラム速度が速くなり（局所的にトラップされた電荷を使用）、より低いトンネル電圧で消去できるようになる。トンネル電圧が低くなると、トンネル酸化物層にかかるストレスが減り、格子の乱れが少なくなる。

電荷トラッピングセルを使用するもう一つの重要な利点は、薄い電荷トラッピング層により隣接するセル間の容量結合が減少し、性能と拡張性が向上することである。^[18]

電子は、フローティング ゲート NOR フラッシュがプログラムされる方法と同様に、チャネル ホット エレクトロン (CHE) 注入メカニズム (ホット キャリア注入とも呼ばれる) を通じて電荷トラッピング層に移動されます。簡単に言うと、制御ゲート間に高電圧がかけられ、ソースとドレインに中高電圧がかけられ、ソースからドレインに電流が誘導されます。ドレイン付近の高電界領域を通過する際に十分なエネルギーを得た電子は、チャネルから蒸発して電荷トラッピング層に注入され、そこで止まります。

チャージ トラッピング フラッシュは、NAND フラッシュと NOR フラッシュの両方で消去に使用されるファウラー - ノルドハイム トンネリング アプローチとは対照的に、ホット ホール インジェクション (ホット キャリア インジェクションを参照) によって消去されます。このプロセスでは、FN で使用される電流ではなくフィールドを使用してホールをチャージ トラッピング層に向かって移動させ、電荷を除去します。

チャージ トラッピング フラッシュは、製造を簡素化するいくつかの例外を除き、フローティング ゲート フラッシュと製造方法が似ています。

フローティング ゲート フラッシュと電荷トラッピング フラッシュはどちらも、フローティング ゲートまたは電荷トラッピング層がチャネルのすぐ上、制御ゲートの下にあるスタック ゲート構造を使用します。フローティング ゲートまたは電荷トラッピング層は、トンネル酸化物層によってチャネルから絶縁され、ゲート酸化物層によって制御ゲートから絶縁されます。これらの層の材料はすべて同じですが、ストレージ層は例外です。ストレージ層は、フローティング ゲート構造の場合は導電性ポリシリコン、電荷トラップの場合は 通常シリコン窒化物です。

Freescale Semiconductor は、同社が「Thin Film Storage」と呼ぶ、やや類似した技術をマイクロコントローラまたは MCU ラインで製造しています。Freescale のアプローチでは、シリコン酸化物の非導電性層内の導電性アイランドとしてシリコン ナノ結晶を使用します。

従来のシリコン窒化物電荷トラップと同様に、電子はフローティングゲートの片側から反対側に流れないため、セルの摩耗が長くなります。

このナノクリスタルアプローチはフリースケール社によって量産されており、電荷トラッピングストレージ全般はSTマイクロエレクトロニクス社、フィリップス社、ルネサス社、サムスン社、東芝社、アトメル社、スパンション社で開発が進められている。^[19]

窒化物電荷トラップ層は非導電性であるため、パターン化する必要はなく、すべての電荷トラップは既に互いに絶縁されています。これにより、製造を簡素化できます。

フローティング ゲート構造では、過去数世代のプロセスでより複雑なゲート誘電体が必要となり、現在では製造がより複雑で電荷トラッピング フラッシュには不要な ONO (酸化物-窒化物-酸化物) 構造が一般的に使用されています。

窒化物層の利点の 1 つは、フローティング ゲートに使用されるポリシリコンよりも高温製造プロセスに対する感受性が低いことです。これにより、電荷トラップの上の層の処理が簡素化されます。

Spansion の MirrorBit Flash と Saifun の NROM は、窒化物内の電荷トラッピング メカニズムを使用して同じセルに 2 つのビットを保存し、チップのメモリ容量を実質的に 2 倍にする 2 つのフラッシュ メモリです。これは、電荷トラップ層の両側に電荷を配置することによって行われます。セルは、チャネルを通る順方向および逆方向の電流を使用して、電荷トラップの両側から読み取られます。

CHE プログラミング中 (図 2)、ホット エレクトロンはチャネルから電荷トラッピング層に注入され、チャネルのバイアスされたドレイン端に向かって流れますが、チャネルのフローティング ソース端からは流れません。トランジスタのソースとドレインをチャネルの一方の端からもう一方の端に切り替えることで、チャネルのどちらの端でも電荷トラッピング層に電荷を注入して保存できます。

同様に、図 3 に示すように、消去フィールドをチャネルの一方の端またはもう一方の端に配置して、もう一方の端をフローティング状態にすることで、電荷トラッピング セルの一方の端を消去できます。バンド間ホット ホール消去では、局所的にトラップされたホールが生成され、その一部が電子と再結合して、電荷トラップのその端から電荷が除去されます。

MirrorBit の読み取りは、ソースとドレインの接点を逆にするだけで非常に簡単に実行されます。ドレイン側から伸びる接合空乏領域は、ドレインの上にある電荷トラッピング セル側の電荷からチャネルを保護します。この結果、ドレイン側の電荷はチャネルを流れる電流にほとんど影響を与えず、ソース側の電荷がトランジスタのしきい値を決定します。

ソースとドレインが逆の場合、反対側の電荷によってトランジスタのしきい値が決まります。

この方法では、電荷トラッピング セルの両端の 2 つの異なる電荷レベルにより、電流の方向に応じて 2 つの異なる電流がセルを流れます。

サムスン電子は2006年に、当時使用されていた平面構造に類似したセル構造を使用してNAND技術の継続的なスケーリングを可能にするチャージトラッピングフラッシュの使用に関する研究を公開しました^{[ 20]。この技術は}SONOS（シリコン-酸化物-窒化物-酸化物-シリコン）またはMONOS（金属-ONOS）コンデンサ構造に依存しており、窒化物層の電荷トラップに情報を保存します。

サムスンは、2 つのセル構造を公開しました。40 nm 向けの TANOS (チタン、アルミナ、窒化物、酸化物、シリコン) では、研究者は既存の 3D キャップ構造 (この記事の後半で詳しく説明) は製造できないと考えていました。もう 1 つは、アルミニウム酸化物を非公開の高 k 誘電体材料に置き換える THNOS です。高 k 材料は、アルミニウム酸化物構造よりも長い保持時間をもたらすと予想されていました。

キャップ構造では、従来のフローティング ゲート セル内の隣接するフローティング ゲート間にバリアを形成するために制御ゲートが拡張されます。

その後の 5 年間で、多くのデバイス設計者が、キャップ構造をますます狭いプロセス形状に押し上げる方法を見つけ、このアプローチで 30 nm ノードの NAND の製造に成功しました。

電荷トラッピングは、依然として NAND フラッシュの将来の技術と見なされていますが、平面セルよりも垂直構造で検討されています。

NAND フラッシュは、非常に積極的にスケーリングされています (図 4)。プロセスが移行するにつれて、制御ゲートとフローティング ゲートのインターフェイスの幅は縮小の 2 乗に比例して縮小し、フローティング ゲート間の間隔はプロセス縮小に比例して縮小しますが、フローティング ゲートの厚さは同じままです (フローティング ゲートが薄くなるほど、セルの電子損失に対する耐性が低くなります)。つまり、隣接するフローティング ゲート間の結合が制御ゲートとフローティング ゲート間の結合よりも大きくなり、隣接するビット間でデータ破損が発生します。

プロセスが縮小し続けると、この問題はますます深刻化します。このため、最新の NAND フラッシュの制御ゲートは、フローティング ゲートをキャップするように再構成されています。キャップ構造では、制御ゲートが拡張され、従来のフローティング ゲート セル内の隣接するフローティング ゲート間のバリアを形成します (図 5 を参照)。これにより、隣接するフローティング ゲートへの結合が減り、フローティング ゲートと制御ゲート間の結合が増します。欠点の 1 つは、制御ゲートがチャネルに結合することです。この結合を最小限に抑える対策を講じる必要があります。

2006 年には、これらのデバイスに必要な複雑な 3 層 ONO ゲート酸化物の製造が困難であったため、既存のフローティング ゲート キャップ構造は 50 nm ノードより小さいプロセスでは製造できないと考えられていました。

サムスンは2006年後半に、2008年までに40nmプロセスノードでそのようなデバイスを生産すると発表しました^[21]が、この発表から5年間で多くのデバイス設計者がキャップ構造をますますタイトなプロセスジオメトリに押し上げる方法を見つけ、このアプローチで20nmノードまでのNANDを生産することに成功しました。

電荷トラッピング方式は、20 nm 未満のプロセスにおける NAND フラッシュの将来として依然として考えられており、平面および垂直 3D 構造の両方で検討されています。

現在^{[いつ? ]}サンディスクは、従来のNAND構造を10～19nm範囲の2番目のノードでも引き続き使用する予定であると主張しています。^[22]これは、業界が10nmに到達するまで標準的なデバイス構造がそのまま残る可能性があることを意味しますが、信頼性の高いフローティングゲートを製造するという課題は、プロセスが縮小するたびに厳しくなります。

一方、国際半導体技術ロードマップ（ITRS）のプロセス技術ロードマップの2010年プロセス統合、デバイス、構造（PIDS）表^[23]によると、電荷トラッピングの採用は2012年に22nmから始まり、2014年には20nmプロセスで主流になると示されています。

将来のプロセスでは、平面電荷トラッピング セルが使用される可能性があります。19 nm 未満の形状のプロセスについてはまだどのメーカーも公開していません。

水平方向のスケーリングが不可能になった場合、垂直構造は NAND フラッシュの論理的な次のステップと見なされます。垂直フィーチャは横方向にエッチングできないため、電荷トラッピング層は垂直 NAND フラッシュ ストリングを構築する非常に興味深い方法になります。

東芝とサムスン電子は、垂直電荷トラッピングNAND構造のプロトタイプを公開した。

東芝は2007年^[24]、サムスンは2009年^[25]に、標準的なNANDフラッシュのビット列を水平ではなく垂直に構築して、シリコンの一定面積あたりのビット数を増やす手段である3D V-NANDの開発を発表しました 。

この断面の大まかなイメージは図 6 に示されています。この図では、赤い部分は導電性ポリシリコン、青い部分は二酸化シリコンの絶縁層、黄色い部分は窒化物の電荷トラッピング層を表しています。

垂直構造 (1 つのみ表示) は円筒形で、交互に積層された誘電体層と電荷トラップ層 (青と黄色) で包まれたチャネルを実装します。このようなデバイスを製造するには、まず標準 CMOS ロジック エレメントを含むシリコン基板上に導電性ポリシリコン層と二酸化シリコン誘電体層を堆積します。次にトレンチをエッチングし、その壁に最初に二酸化シリコン (青)、次に窒化シリコン(黄色)、さらに別の二酸化シリコン (青) 層を堆積して、ゲート誘電体、電荷トラップ、トンネル誘電体をこの順序で形成します。最後に、穴に導電性ポリシリコン (赤) を充填してチャネルを形成します。この構造では、導電性ポリシリコンの交互層が制御ゲートとして機能します。

この構造は、電荷トラップ層を各制御ゲート間で絶縁する必要がないため、垂直方向にエッチングする必要がないという事実を利用しています。

チャージトラッピングフラッシュが他の技術に比べて優れている点の1つは、標準的なロジックプロセスに比較的簡単に組み込むことができることです。標準的なロジックプロセスは、さらに3つの高電圧マスクと3つのコアCTFマスクを追加することでロジックプラスフラッシュプロセスに変換できます。これらの6つのマスクはどれも重要なレイヤーではありません（つまり、プロセスの最も高度な部分を使用する必要があります）。他のすべてのロジックプロセスは直接共有できます。^[26]

ITRS PIDS 2013 では、保持と消去のジレンマを解決するには、バンドギャップを設計した電荷トラッピング デバイスが必要であることが明確に述べられました。ただし、単純なトンネル酸化物を使用する SONOS は、NAND アプリケーションには適していません。電子が深い SiN トラップ レベルにトラップされると、高電界下でもデトラップが困難になります。デバイスをすばやく消去するには、基板のホールを SiN に注入して電子電荷を中和します。SiO2 のホール障壁は高い (約 4.1 eV) ため、ホール注入効率は低く、十分なホール電流を得るには、非常に薄いトンネル酸化物 (約 2 nm) を使用する必要があります。ただし、このように薄いトンネル酸化物では、ストレージ電子によって発生する弱いビルトイン フィールドの下で基板からの直接ホール トンネリングを阻止できないため、データ保持が悪くなります (直接トンネリングの速度は、バリアの厚さに強く依存しますが、電界には弱くしか依存しないため、電荷ストレージによる弱いビルトイン フィールドでも、基板からの直接ホール トンネリングを引き起こすのに十分であり、データ保持が損なわれます)。 SONOS にはいくつかのバリエーションが提案されています。トンネル誘電体エンジニアリングの概念は、トンネルバリア特性を変更して「可変厚」のトンネル誘電体を作成するために使用されます。たとえば、単一酸化物 (BE-SONOS) の代わりに、3 層の超薄 (1～2 nm) の ONO 層が導入されています [HT Lue 他、IEDM 2005]。高電界下では、上部の 2 層の酸化物と窒化物は Si 価電子帯より上にオフセットされ、基板のホールは容易に下部の薄い酸化物をトンネルし、上部の厚い SiN トラッピング層に注入されます。データ ストレージ モードでは、弱い電界は 3 層をオフセットせず、SiN 内の電子と基板内のホールの両方が 3 層の合計厚さによってブロックされます。後に、BE-SONOS に高 K (Al2O3) と金属ゲートが追加され、消去性能が向上しました。これがいわゆる BE-MANOS です [SC Lai 他、NVSMW 2007]。保持力を向上させるには、高 K Al2O3 と SiN の間にバッファ酸化物を追加することが推奨されています。現在、量産 3D NAND は BE-MANOS と同様の構造を採用していますが、各社によって細かいレシピの調整が多少異なります。トンネル障壁用に設計されたバンドギャップの概念は、電荷トラッピング デバイスに必要なパスとして認識されています。

チャージ トラッピング NAND は GCR と FG のクロストークの問題を解決し、20nm 未満のスケーリングを約束しますが、ワード ラインのブレークダウンや電子の少なさなどの基本的な制限の解決には役立ちません。したがって、ロードマップの傾向では、平面 FG と 3D NAND の間の移行の役割を果たします。チャージ トラッピング デバイスを使用して 3D NAND を構築すると、デバイス サイズが大きくなるため、電子数とワード ラインのブレークダウンの問題は自然に解決されます。

• 「サムスンが40nmのチャージトラップフラッシュデバイスを発表」(プレスリリース)。ソリッドステートテクノロジー。2006年9月11日。2013年7月3日時点のオリジナルよりアーカイブ。
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• Sanghun Jeon 他 (2005 年 12 月)。「電荷トラップ フラッシュ メモリ デバイス アプリケーション用の高仕事関数金属ゲートと高誘電率誘電体」。IEEE Transactions on Electron Devices。52 ( 12): 2654–2659。Bibcode : 2005ITED ...52.2654J。doi : 10.1109/TED.2005.859691。
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