Loading article…
トンネル電界効果トランジスタ (TFET) は、実験的なタイプのトランジスタです。構造は金属酸化物半導体電界効果トランジスタ ( MOSFET ) と非常に似ていますが、基本的なスイッチング メカニズムが異なるため、このデバイスは低電力エレクトロニクスの有望な候補となっています。TFET は、従来の MOSFET のように障壁を越える熱電子放出を変調するのではなく、障壁を通過する量子トンネルを変調することでスイッチングします。このため、TFET は、室温でMOSFET ドレイン電流のサブスレッショルド スイングを約 60 mV/ 10 倍の電流に制限するキャリアの熱マクスウェル ボルツマン テールによって制限されません。
TFET の研究は、1952 年に TFET の基本要素であるゲート pn 接合を含むトランジスタに関する最初の研究を発表した Stuetzer まで遡ることができます。ただし、報告された表面伝導性制御はトンネル効果とは関係ありませんでした。[1]最初の TFET は 1965 年に報告されました。[2] IBM の Joerg Appenzeller と彼の同僚は、MOSFET の 60 mV/decade の制限を下回る電流スイングが可能であることを初めて実証しました。2004 年に、彼らはカーボンナノチューブ チャネルと 40 mV/decade のサブスレッショルド スイングを持つトンネル トランジスタを作成したと報告しました。 [3]理論的な研究では、ロジック回路で MOSFET の代わりに低電圧 TFET を使用すると、大幅な電力節約が得られることが示されています。[4 ]
従来の MOSFET デバイスでは、60 mV/decade が電力スケーリングの基本的な制限です。オン電流とオフ電流の比率 (特にサブスレッショルド リーク - 消費電力の大きな要因の 1 つ) は、スレッショルド電圧とサブスレッショルド スロープの比率で表されます。例:
トランジスタの速度はオン電流に比例します。つまり、オン電流が高いほど、トランジスタはファンアウト（連続容量性負荷）をより速く充電できます。したがって、特定のトランジスタ速度と最大許容サブスレッショルドリークに対して、サブスレッショルドスロープによって特定の最小スレッショルド電圧が定義されます。スレッショルド電圧を下げることは、定常電界スケーリングというアイデアにとって不可欠な部分です。2003年以降、主要な技術開発者はスレッショルド電圧のスケーリングで行き詰まり、電源電圧（技術的な理由により、高性能デバイスではスレッショルド電圧の少なくとも3倍でなければならない）もスケーリングできませんでした。その結果、プロセッサの速度は2003年以前ほど速くは進歩しませんでした（Beyond CMOSを参照）。スロープが60 mV/decadeをはるかに下回る量産可能なTFETデバイスの出現により、業界では、プロセッサ周波数が3年ごとに倍増した1990年代からのスケーリングトレンドを継続できるようになります。
構造
基本的な TFET 構造は MOSFET に似ていますが、TFET のソース端子とドレイン端子が反対のタイプにドープされている点が異なります (図を参照)。一般的な TFET デバイス構造は PIN ( p タイプ、真性、n タイプ) 接合で構成され、真性領域の静電ポテンシャルはゲート端子によって制御されます。
デバイスの操作
このデバイスは、ゲートバイアスを印加することで動作し、n型TFETの真性領域に電子が蓄積されます。十分なゲートバイアスでは、真性領域の伝導帯がP領域の価電子帯と揃うと、バンド間トンネリング（BTBT）が発生します。p型領域の価電子帯の電子は真性領域の伝導帯にトンネルし、電流がデバイスを流れます。[5]ゲートバイアスが減少すると、バンドの位置がずれ、電流が流れなくなります。
プロトタイプデバイス
IBMのグループは、MOSFETの60mV/10倍の限界を下回る電流振幅が可能であることを初めて実証しました。2004年に、彼らはカーボンナノチューブチャネルとわずか40mV/10倍のサブスレッショルド振幅を持つトンネルトランジスタを報告しました。[6]
2010年までに、さまざまな材料システムで多くのTFETが製造されてきましたが[4]、主流のアプリケーションに必要な駆動電流で急峻なサブスレッショルド傾斜を実証できたものはまだありません。IEDM' 2016では、ルンド大学のグループが垂直ナノワイヤInAs / GaAsSb / GaSb TFETを実証しました[7]。これは、電源電圧0.3Vでサブスレッショルドスイング48mV/decade、オン電流10.6μA/μm、オフ電流1nA/μmを示し、電源電圧0.3V未満でSi MOSFETを上回る性能を発揮する可能性を示しています。
理論とシミュレーション
横型TFET構造に伴ういくつかの課題（例えば、超急峻なドーピングプロファイルの必要性など）を克服するために、二重ゲートの薄体量子井戸対量子井戸TFET構造が提案されているが、このようなデバイスは、デバイス構造内の大きな垂直電界によるゲートリークに悩まされる可能性がある。[8]
2013年のシミュレーションでは、InAs-GaSbを使用したTFETは理想的な条件下では33mV/decadeのサブスレッショルドスイングを持つ可能性があることが示されました。[9]
2016年にTFETにファンデルワールスヘテロ構造を使用することが提案されました。[10]
参照
参考文献
- ^ Stuetzer, OM (1952). 「接合フィールド素子」. Proceedings of the IRE . 40 (11): 1377–81. doi :10.1109/JRPROC.1952.273965. S2CID 51659160.
- ^ Hofstein, SR; Warfield, G. (1965). 「絶縁ゲートトンネル接合三極管」. IEEE Transactions on Electron Devices . 12 (2): 66–76. Bibcode :1965ITED...12...66H. doi :10.1109/T-ED.1965.15455.
- ^ Appenzeller, J. (2004-01-01). 「カーボンナノチューブ電界効果トランジスタにおけるバンド間トンネリング」. Physical Review Letters . 93 (19): 196805. Bibcode :2004PhRvL..93s6805A. doi :10.1103/PhysRevLett.93.196805. PMID 15600865. S2CID 17240712.
- ^ ab Seabaugh, AC; Zhang, Q. (2010). 「CMOS ロジックを超える低電圧トンネルトランジスタ」. Proceedings of the IEEE . 98 (12): 2095–2110. doi :10.1109/JPROC.2010.2070470. S2CID 7847386.
- ^ Zhang, Lining; Chan, Mansun 編 (2016). トンネル電界効果トランジスタ技術. チャム: Springer International Publishing. doi :10.1007/978-3-319-31653-6. ISBN 978-3-319-31651-2。
- ^ Seabaugh (2013 年 9 月). 「トンネル トランジスタ」. IEEE Spectrum . IEEE.
- ^ Memisevic, E.; Svensson, J.; Hellenbrand, M.; Lind, E.; Wernersson, L.-E. (2016). 「Vertical InAs/GaAsSb/GaSb tunneling field-effect transistor on Si with S = 48 mV/Decade and Ion = 10 μA/μm for Ioff = 1 nA/μm at Vds = 0.3 V」 2016 IEEE International Electron Devices Meeting (IEDM). pp. 19.1.1–4. doi :10.1109/IEDM.2016.7838450. ISBN 978-1-5090-3902-9. S2CID 34315968。
- ^ Teherani, JT; Agarwal, S.; Yablonovitch, E.; Hoyt, JL; Antoniadis, DA (2013). 「二層トンネルトランジスタにおける量子化エネルギーとゲートリークの影響」. IEEE Electron Device Letters . 34 (2): 298. Bibcode :2013IEDL...34..298T. doi :10.1109/LED.2012.2229458. S2CID 6216978.
- ^ Huang, David; Fang, Hui; Javey, Ali (2013). 「トンネル電界効果トランジスタ (TFET) のデバイスシミュレーション」(PDF)。カリフォルニア大学。
- ^ 曹、江；ロゴテタ、デメトリオ。オズカヤ、シベル。ビール、ブランカ。クレスティ、アレッサンドロ。パラ、マルコ G.エッセーニ、デヴィッド (2016)。 「ファンデルワールストンネルトランジスタの動作と設計: 3D量子輸送研究」。電子デバイスに関する IEEE トランザクション。63 (11): 4388–94。Bibcode :2016ITED...63.4388C。土井：10.1109/TED.2016.2605144。S2CID 7929512。