デナードスケーリング

半導体エレクトロニクスにおいて、デナードスケーリング（ MOSFETスケーリングとも呼ばれる）は、トランジスタが小型化すると電力密度が一定に保たれ、電力使用量は面積に比例し、電圧と電流は長さとともに（下向きに）増加するというスケーリング則である。^{[1] [2]}この法則はもともとMOSFET向けに策定されたもので、ロバート・H・デナードが共著者となった1974年の論文に基づいており、彼にちなんで名付けられている。^[3]

長いMOSトランジスタ（つまり、片側が他の2辺よりもかなり長い）の場合、MOS内部の電界が一定であれば、デナードスケーリングは^{[4]のように表される。}

$${\displaystyle L\propto S^{-1},W\propto S^{-1},t_{ox}\propto S^{-1},V_{\mathrm {DD} }\propto S^{- 1},V_{\mathrm {T} }\propto S^{-1},N_{A}\propto S}$$

ここで、パラメータは係数 でスケーリングされます。 ${\displaystyle S}$

記号の説明:

• ${\displaystyle S}$: スケーリング係数: すべてのデバイスの寸法と電圧を縮小する係数。
• ${\displaystyle A}$: トランジスタの面積。
• ${\displaystyle W}$: トランジスタ チャネルの幅。
• ${\displaystyle L}$: トランジスタ チャネルの長さ。
• ${\displaystyle C_{ox}}$: 酸化物容量: ゲート誘電体層 (酸化物層) の単位面積あたりの静電容量。
• ${\displaystyle \varepsilon _{ox}}$: 酸化物層の誘電率: 酸化物層が電気エネルギーをどれだけ蓄えられるかを示す指標。
• ${\displaystyle t_{ox}}$: 酸化層の厚さ。
• ${\displaystyle C_{g}}$: ゲート電極の総容量。
• ${\displaystyle K_{n}}$: トランスコンダクタンスパラメータ: ゲート電圧の変化に応じてドレイン電流がどれだけ変化するかを測定する指標。
• ${\displaystyle \mu_{n}}$: チャネル内の電子移動度: 電子がチャネルをどれだけ容易に移動できるかの尺度。
• ${\displaystyle I_{on}}$: 飽和電流: トランジスタがオンのときに流れることができる最大電流。
• ${\displaystyle V_{GT}}$: ゲートオーバードライブ電圧: ゲート電圧としきい値電圧の差。
• ${\displaystyle R_{on}}$: トランジスタがオンのときの抵抗。
• ${\displaystyle V_{DD}}$: 供給電圧: トランジスタに印加される電圧。
• ${\displaystyle t_{pd}}$: 固有遅延: トランジスタがオンからオフに、またはその逆に切り替わるまでにかかる時間。
• ${\displaystyle P_{av}}$平均消費電力: トランジスタが消費する電力の平均量。
• ${\displaystyle f}$: 動作周波数: トランジスタが切り替わる周波数。
• ${\displaystyle PD}$: 電力密度: 単位面積あたりの電力消費量。

固定電圧スケーリングでは、電源電圧は のようにスケーリングされるのではなく、一定（約 5V）に保持されます。これにより、スケーリング指数が異なります。クロック周波数は ではなくでより速く増加しますが、電力密度が急速に増加するという代償を伴います。 ${\displaystyle V_{DD}}$${\displaystyle V_{\mathrm {DD} }\propto S^{-1}}$${\displaystyle S^{2}}$${\displaystyle S^{1}}$${\displaystyle PD\propto S^{3}}$

固定電圧スケーリングは、チップを冷却し続けることが困難になりすぎた「パワーウォール」で 2005 年頃に終了した一般的なスケーリング方式でした。さらに、一定の供給電圧では、フィールドは のように増加し、オフ電流はフィールドとともに指数関数的に増加するため、90 nm ノード以降、静的電力消費が高くなります。 ${\displaystyle S^{1}}$

Dennard の MOSFET スケーリング モデルは、テクノロジ世代ごとに次のことを示しています。

1. トランジスタの寸法は -30% (0.7 倍) 縮小できます。これにより、同時に次の効果が生じます。
   • 面積は長さ×幅なので、個々のデバイスの面積は 51% 減少します。
   • デバイスに関連付けられた静電容量 C は、距離に対する面積によって静電容量が変化するため、30% (0.7 倍) 減少します。
   • 電界を変化させないようにするには、電圧 V を 30% (0.7 倍) 減らします。これは、電圧が電界と長さの積であるためです。
   • 電流や遷移時間などの特性も、静電容量や電圧との関係により、同様に 30% 縮小されます。
   • 全体的な回路遅延は遷移時間によって支配されると想定されるため、これも 30% 削減されます。
   • 周波数 f は遅延に応じて変化するため、約 40% (1.4 倍) 増加します。
2. 有効電力がCV ² fであるため、個々のトランジスタの消費電力は51%減少します。 ^[5]
3. その結果、単位面積あたりの消費電力は、どの技術世代でも同じままです。あるいは、世代ごとにチップ内のトランジスタの数を 2 倍にしても、消費電力は変わりません。

ムーアの法則によれば、マイクロチップ上のトランジスタの数はおよそ 2 年ごとに倍増します。デナードスケーリングと組み合わせると、ジュールあたりの性能はさらに速く成長し、約 18 か月 (1.5 年) ごとに倍増します。この傾向は、クーメイの法則と呼ばれることもあります。クーメイは、倍増の速度を当初 1.57 年と示唆しましたが、^[6]最近の推定では、この速度は鈍化していると示唆されています。^[7]

CMOS回路の動的（スイッチング）電力消費は周波数に比例します。^[8] 歴史的には、デナードスケーリングによって実現されたトランジスタ電力の削減により、メーカーは回路全体の電力消費を大幅に増加させることなく、世代間でクロック周波数を大幅に上げることができました。

具体的には、リーク電流と閾値電圧はサイズに比例しないため、スケーリングとともに電力密度が増加します。これにより、最終的に電力密度が高くなりすぎます。これが「パワー ウォール」であり、Intel が2004 年にTejas と Jayhawk をキャンセルする原因となりました。 ^[9]

2005年から2007年頃から、デナードスケーリングは崩壊したように見える。2016年現在、集積回路内のトランジスタ数は依然として増加しているが、それに伴う性能の向上は、大幅な周波数の増加による速度向上よりも緩やかである。^{[1] [10]}崩壊の主な理由は、サイズが小さいと電流リークが大きな問題となり、チップが熱くなり、熱暴走の危険が生じてエネルギーコストがさらに増加することである。 ^{[1] [10]} 2005年以降、クロック周波数は4GHzで停滞しており、CPUあたりの消費電力は100W TDPである。

デナードスケーリングが崩壊し、その結果クロック周波数を大幅に増加することができなくなったため、ほとんどのCPUメーカーは、パフォーマンスを向上させる代替手段としてマルチコアプロセッサに注目するようになりました。コア数の増加は多くの（ただしすべてではない -アムダールの法則を参照）ワークロードにメリットをもたらしますが、複数のコアを持つことでアクティブなスイッチング要素が増えるため、全体的な電力消費が増加し、CPUの電力消費の問題が悪化します。^{[11] [12]最終的には、電力制約に違反することなく、特定の時点で実際にアクティブにできるのは集積回路の一部だけです。残りの（非アクティブな）領域は}ダークシリコンと呼ばれます。

• 「デナードのスケーリング理論の影響」、SSCS マガジン、2007 年冬