2nmプロセス

半導体製造において、2nm プロセスは、 3nmプロセスノードに続くMOSFET（金属酸化膜半導体電界効果トランジスタ）のダイシュリンクである。

「2ナノメートル」または「20オングストローム」（インテルが使用する用語）という用語は、トランジスタの実際の物理的特徴（ゲート長、メタルピッチ、ゲートピッチなど）とは何の関係もありません。電気電子学会（IEEE）が発行したデバイスおよびシステムに関する国際ロードマップの2021年更新版に含まれる予測によると、「2.1 nmノード範囲ラベル」は、コンタクトゲートピッチが45ナノメートル、最も狭いメタルピッチが20ナノメートルになると予想されています。^{[ 1 ]} 

そのため、2  nm は主に半導体業界でマーケティング用語として使用され、トランジスタ密度の向上（より高度な小型化）、速度の向上、および以前の 3  nm ノード世代と比較して消費電力の削減という点で、新しい改良された世代のチップを指します。^{[ 2 ] [ 3 ]}

TSMCは 2024年7月に2nmプロセスのリスク生産を開始し^{[ 4 ] [ 5 ]}、計画通り2025年第4四半期に量産を開始しました。サムスンは2025年に第1世代2nm（SF2）プロセスの量産を開始し、当初はExynos 2600プロセッサ向けで、2026年初頭まで歩留まりは50～60%の範囲だったと報告されています。同社は2026年に第2世代2nm（SF2P）プロセスを本格化させる予定です。インテルは従来の2nmノードを追求しず、代わりにIntel 18A（1.8nmクラス）プロセスを進歩させ、2025年後半に大量生産を開始し、社内外のファウンドリ顧客向けに位置付けています。

2018年までに、 FinFETの最終的な代替として多くのトランジスタアーキテクチャが提案され、そのほとんどはゲートオールアラウンドFET（GAAFET）の概念に基づいていた。^{[ 6 ]}水平および垂直ナノワイヤ、水平ナノシートトランジスタ^{[ 7 ] [ 8 ]}（Samsung MBCFET、Intel Nanoribbon）、垂直FET（VFET）およびその他の垂直トランジスタ^{[ 9 ] [ 10 ]}相補型FET（CFET）、スタック型FET、ナノリング、六角形ワイヤ、正方形ワイヤ、円形ワイヤゲートオールアラウンドトランジスタなどの数種類の水平ゲートオールアラウンドトランジスタ^{[ 11 ]}、および全く異なる材料を使用する負容量FET（NC-FET）^{[ 12 ] 。}

2018年後半、TSMC 会長のマーク・リューは、チップのスケーリングは3nmと 2nmノードまで続くと予測したが^{[ 13 ]}  、2019年の時点では、他の半導体専門家は3nmを超えるノードが実現可能かどうかについて意見が分かれていた^{[ 14 ] 。} TSMCは2019年に2nmの研究を開始し^{[ 15 ]} 、FinFETからGAAFETへの移行を期待していた^{[ 16 ]}。2021年7月、TSMCは2nm工場建設の政府承認を得た。2020年8月には新竹で2nm技術 の研究開発ラボの建設を開始し、2021年までに部分的に稼働する予定である。^{[ 17 ]} 2020年9月、TSMCはこのことを確認し、需要に応じて台中にも生産拠点を設置する可能性があると述べた。^{[ 18 ]}台湾経済日報（2020年）によると、2023年後半には高収益リスク生産が見込まれていた。^{[ 19 ] [ 20 ]}日経によると、同社は当時、 2023年までに2nmの生産設備を設置する予定だったという。 ^{[ 21 ]}

Intelの2019年のロードマップでは、それぞれ2025年と2027年に3nm と 2nmのノードが同等になる可能性が示され、2019年12月には 2029年に1.4nmの生産計画が発表された。 ^{[ 22 ]}

2020年末、欧州連合の17か国が共同宣言に署名し、2nmという微細なプロセスノードの開発 やカスタムプロセッサの設計・製造を含む半導体産業全体の発展を目指し、最大1450億ユーロの資金を割り当てた。^{[ 23 ] [ 24 ]}

2021年5月、IBMは ゲート長12nmの3層シリコンナノシートを使用した2nmクラスのGAAFETトランジスタを搭載したチップを製造したと発表した 。^{[ 25 ] [ 26 ] [注1 ]}

2021 年 7 月、インテルは 2021 年以降のプロセス ノード ロードマップを発表しました。同社は、2  nm プロセス ノードを「Intel 20A」と命名したことを確認しました^{[注 2 ]} 。 「A」はオングストローム、つまり 0.1 ナノメートルに相当する単位です。^{[ 27 ]}同時に、主要競合他社の同様の名称と製品名を一致させる新しいプロセス ノード命名規則を導入しました。^{[ 28 ]}当時、インテルの 20A ノードは、FinFET からゲート オール アラウンド トランジスタ (GAAFET) に移行する最初のノードになると予測されていました。インテルのバージョンは「RibbonFET」と名付けられました。^{[ 28 ]} 2021 年のロードマップでは、Intel 20A ノードは 2024 年に、 Intel 18A は2025 年に量産開始予定でした。^{[ 27 ] [ 28 ]}

2021年10月、サムスンファウンドリフォーラム2021において、サムスンは2025年にMBCFET（マルチブリッジチャネルFET、サムスン版GAAFET）2nm プロセスによる量産を開始すると発表した。 ^{[ 29 ]}

2022年4月、TSMCはGAAFET N2プロセス技術が2024年末にリスク生産段階に入り、2025年に生産段階に入ると発表した。^{[ 4 ]} 2022年7月、TSMCはN2プロセス技術がバックサイド電力供給を特徴とし、N3Eと比較して、同等の電力で10～15%高い性能、または同等の性能で20～30%低い電力、そして20%以上高いトランジスタ密度を実現すると予想されていると発表した。^{[ 30 ]}

2022年7月、サムスンは、同社が以前から開発を進めていた「2GAP」（2nmゲートオールアラウンドプロダクション）と呼ばれるプロセス技術に関して、いくつかの情報を開示した。このプロセスは、2025年の量産開始に向けて順調に進んでいること、ナノシートの数は「3GAP」の3枚から4枚に増加すると予測されていること、同社は、2GAP以降に向けて計画されている低抵抗ビア用の「単結晶金属」や直接エッチング金属相互接続など、金属化のいくつかの改良に取り組んでいることなどである。^{[ 31 ]}

2022年8月、日本の企業連合が政府の支援を受けて、 2nmチップ製造のための新ベンチャー企業Rapidusに資金を提供した。Rapidusは2022年12月にIMEC ^{[ 32 ]}およびIBM ^{[ 33 ]} と契約を締結した。2025年、Rapidusは最初の施設であるIIM-1で2nmチップの試作を発表した^{[ 34 ] 。}

2023年4月、TSMCはテクノロジーシンポジウムで、2nmテクノロジープラットフォームの2つの新プロセスを発表しました。2026年に予定されているバックサイド電力供給機能を備えた「N2P」と、高性能アプリケーション向けの「N2X」です。また、高性能標準ライブラリを使用してN2プロセスで製造されたARM Cortex-A715コアは、3-2フィンライブラリを使用してN3Eで製造されたコアと比較して、同じ電力で16.4%高速化され、同じ速度で37.2%の電力削減、または同じ電圧（0.8V）で約10%高速化され、同時に約20%の電力削減を実現したことが明らかになりました。^{[ 35 ]}

2024 年 9 月、インテルは 20A プロセス ノードの開発を中止し、代わりに 18A の開発に注力すると発表した。インテルは、20A の生産拡大を避けることで 5 億ドル以上を節約できると予測した。インテルは、 20A プロセスでRibbonFETゲート オール アラウンド (GAA) アーキテクチャとPowerViaバックサイド電力供給を実装することに成功し、18A の開発を加速したと指摘した。インテル 20A を使用する予定だったインテルのArrow Lakeファミリーのプロセッサは、代わりに「外部パートナー」からダイを調達し、インテルがパッケージ化することになる。^{[ 36 ] [ 37 ]}

2025 年 4 月、インテルは18A ノード、1.8nm 生産を実装したと報告した。^{[ 53 ]}インテルの 2022 年 2 月のロードマップでは、18A は以前は Intel 20A と比較してワットあたりの性能が 10% 向上すると予想されていたと付け加えた。^{[ 36 ]}インテルの 2024 年 8 月のニュースルームの発表では、18A プロセスは 2025 年上半期に製造準備が整うはずだとさらに示唆した。^{[ 56 ]} 2025 年 10 月、インテルは 18A は Intel 3 ノードと比較してエネルギー効率が 15% 向上し、密度が 30% 向上していると主張した。^{[ 57 ]}

2021年12月、垂直ナノシートを用いた垂直輸送FET（VTFET）CMOSロジックトランジスタの設計が45nm以下の ゲートピッチで実証された。^{[ 58 ]}

2022年5月、IMECはプロセス技術ロードマップを発表し、現在の2年ごとのノード導入サイクルと2の平方根ノード命名規則を2036年まで延長した。ロードマップは、TSMCが当時までに導入予定の命名スキームに倣って命名されたプロセスノード「A2」（2オングストロームノードを表すことを意図）で終わる。^{[ 59 ]}

トランジスタ構造と相互接続の小型化が予想されることに加え、IMECが予測したイノベーションは以下のとおりである。

• トランジスタ構造（フォークシートFET、CFET、原子（2D材料）チャネル付きCFET）
• 高NA（0.55）EUVツールの展開は、最初の4億ドルのツールが2023年にASMLで完成し、最初の生産ツールが2024年にインテルに出荷され設置された。^{[ 60 ]}
• 標準セル高さのさらなる低減（最終的には「4」トラック未満まで）。
• 背面配電、埋設電源レール。
• 新素材（金属化（相互接続）用ルテニウム、原子チャネル用グラフェン、WS2_単層）
• 新しい製造技術（減法金属化、直接金属エッチング）
• 空気ギャップを設けることで、金属間誘電体の比誘電率をさらに低減し、ひいては相互接続容量を低減する。
• IC設計における革新（2.5Dチップレット、3D相互接続）、より高度なEDAツール。

2022年9月、サムスンは 将来の事業目標を発表し、その時点では2027年までに1.4nmを量産するという目標が含まれていた。^{[ 61 ]}

2023年現在、Intel、TSMC、SamsungはすべてCFETトランジスタを実証している。これらのトランジスタは、2つの水平ナノシートトランジスタを積層したもので、一方のトランジスタはp型（pFETトランジスタ）、もう一方のトランジスタはn型（nFETトランジスタ）である。^{[ 62 ]}

• メリット、リック（2018年3月26日）「2nm：道の終わり ？」、www.eetasia.com