多重パターン化

マルチパターニング（またはマルチパターニング）は、集積回路（IC）を製造するための技術の一種で、フォトリソグラフィーでフィーチャー密度を高めるために開発されました。10nmおよび7nmノード以降の半導体プロセスで必要になると予想されています。前提として、1回のリソグラフィー露光では十分な解像度が得られない可能性があります。そのため、追加の露光が必要になるか、エッチングされたフィーチャー側壁（スペーサーを使用）を使用してパターンを配置する必要があります。

十分な解像度を持つ単一露光であっても、Intelの45nmノードでのラインカッティング^[1]やTSMCの28nmノードでのラインカッティングなど、より良いパターン形成品質のために追加のマスクが実装されています。^[2]電子ビームリソグラフィーの場合でも、単一露光では約10nmハーフピッチでは不十分であるため、二重のパターン形成が必要になります。^{[3] [4]}

ダブルパターニングリソグラフィーは、1983年にDCフランダースとNNエフレモウによって初めて実証されました。^[5]それ以来、セルフアライメントダブルパターニング（SADP）やリソグラフィーのみのダブルパターニングアプローチなど、いくつかのダブルパターニング技術が開発されました。^{[6] [7]}

ピッチダブルパターニングは、2000年代にマイクロンテクノロジーのグルテジ・シン・サンドゥ氏によって開発され、 30nmクラスのNANDフラッシュメモリの開発につながりました。それ以来、マルチパターニングは世界中のNANDフラッシュおよびランダムアクセスメモリメーカーによって広く採用されています。^{[8] [9]}

複数のパターン化が必要となる状況は数多くあります。

多重パターン形成が必要となる最も明白なケースは、特徴ピッチが光学投影システムの解像度限界を下回る場合である。開口数NAと波長λを持つシステムの場合、0.5λ/NA未満のピッチは、単一ウェーハ露光では解像できない。解像度限界は、EUVの場合のように確率的効果から生じることもある。その結果、20nmの線幅では、ピッチが大きいほど欠陥が大きくなるため、依然としてEUVダブルパターン形成が必要となる。^[10]

四重極またはQUASAR照明のように、一方向に沿った2つまたは3つのビームの干渉から形成される高密度の2次元パターンは、特に曲がり角や角で大きな丸みを帯びることがよく知られています。^{[11] [12] [13]}角の丸み半径は最小ピッチ（約0.7λ/NA）よりも大きくなります。^[14]これは、約0.4λ/NA以下のフィーチャサイズでホットスポットの原因にもなります。^[15]このため、最初にラインパターンを定義し、次にそのようなラインからセグメントを切り取ることが有利です。^[16]もちろん、これには追加の露光が必要です。カット形状自体も丸い場合があり、厳密な配置精度が求められます。^{[16] [17] [18]}

線の先端を丸めると、当然のことながら、線幅（つまり、線の先端の幅）を狭めるか、向かい合った先端の間の隙間を狭めるかというトレードオフが生じます。線幅が狭くなると、先端の半径は小さくなります。線の先端がすでに点広がり関数（k ₁約 0.6～0.7）よりも小さい場合、線の先端は自然に引き戻され、^[19]向かい合った先端の間の隙間が大きくなります。点広がり関数は同様に、線の先端（円としてモデル化）の中心間の分解可能な距離を制限します。これにより、今度はセル幅の縮小とセルの高さの縮小との間でトレードオフが生じます。このトレードオフは、カット/トリム マスクを追加することで回避できます（以下の説明を参照）。^[20]したがって、EUVをターゲットとした7nmノードでは、18nmの金属線幅（λ=13.5nm、NA=0.33の場合k _{1 =0.44）であり、25nm未満のラインチップギャップ（k 1} =0.61）ではEUVシングルパターニングでは不十分であり、2回目のカット露光が必要となる。

パターンに解像度限界に近い特徴サイズが含まれる場合、そのような特徴の異なる配置を印刷するには、特定の照明が必要になるのが一般的です。^[21]

最も基本的な例は、水平方向の密な線と垂直方向の線（ハーフピッチ < 0.35 λ/NA）であり、前者は南北ダイポール照明を必要とし、後者は東西ダイポール照明を必要とする。両方のタイプを使用すると（クロス四重極 C-Quad とも呼ばれる）、不適切なダイポールによってそれぞれの線の方向の画像が劣化する。^[22] λ/NA までのより大きなピッチでは、四重極または QUASAR 照明によって水平線と垂直線の両方を収容できるが、対角線上に間隔を置いた特徴とエルボの特徴は劣化する。^{[23] [24]}

DRAMでは、アレイと周辺部が異なる照明条件で露光される。例えば、アレイは双極子照明で露光され、周辺部は環状照明を使用することができる。^[25]この状況は、異なるピッチまたは異なる特徴配置（例えば、長方形アレイと千鳥アレイ）を持つ任意のパターンセット（ハーフピッチ<0.5λ/NA）に当てはまる。^{[26] [27] [28] [29]}個々のパターンはいずれも解像可能であるが、単一の照明をそれらすべてに同時に使用することはできません。最小ピッチでは、焦点外れで最小ピッチの2倍に悪影響を与える照明が必要になる場合があります。^{[30] [31]}

孤立した特徴と密な特徴の両方を組み込むことは、マルチピッチパターン化のよく知られた例です。サブ解像度アシストフィーチャ（SRAF）は、密な特徴に合わせて調整された照明を使用して孤立した特徴をパターン化できるように設計されました。ただし、すべてのピッチ範囲をカバーできるわけではありません。特に、半密な特徴は組み込むのが容易ではない場合があります。^{[32] [33]}

ホールアレイ（最小ハーフピッチ < 0.6 λ/NA）の特定のケースでは、3つのよく知られたケースで3つのまったく異なる照明が必要です。通常のアレイでは通常クエーサー照明が必要ですが、同じアレイを45度回転させるとチェッカーボードアレイになり、Cクワッド照明が必要になります。^[29]両方のケースとは異なり、三角形または六角形の対称性に近いアレイでは六極照明が必要です。^[34]

フィーチャパターンには、本質的に複数のピッチが含まれる場合があり、さらに、これらのピッチは互換性がないため、照明によって両方のピッチを同時に適切に画像化することはできません。一般的な例としては、これも DRAM の場合ですが、アレイのアクティブ領域を定義するブリックパターンがあります。^{[35] [36]}アクティブ領域の狭いピッチに加えて、アクティブ領域の分離またはブレーク間のピッチもあり、これは同じ方向の狭いピッチのピッチとは異なります。狭いピッチが < λ/NA (ただし、0.5 λ/NA 以上) の場合、ダブルピッチの焦点制限により、ダブルピッチと同時に画像化することはできません。選択エッチングは、SADP または SAQP (後述) とともに、現在、両方のピッチの同時パターン化を実現するための最良の方法です。^[37]

2 ビーム干渉パターン (ハーフピッチ <0.5 λ/NA) は、等間隔の線のセットを形成します。このような線の途切れ (たとえばレンガ模様) は、干渉パターンからの偏差です。このような途切れは通常パターンを支配しないため、偏差は小さくなります。これらの偏差は、基礎となる規則的な線パターンの建設的または破壊的な干渉を完全に相殺するには不十分で、サイドローブが発生することがよくあります。^{[38] [39]}線端のギャップは、ダイポール照明下で簡単に埋めることができます。^[40]したがって、線パターンをより確実に破るためには、別のマスク露光 (通常はカットマスクと呼ばれます) が必要です。

マルチパターニングの最も初期の実装はラインカットでした。これは、インテルの 45nm ノードで 160nm ゲートピッチで初めて行われました。^[41] 1 つ目のマスクで定義されたラインをカットするために 2 つ目のマスクを使用することは、フィーチャ密度を直接高めるのに役立つわけではありません。代わりに、最小ピッチで間隔を空けたラインに基づくブリックパターンなどのフィーチャの定義が可能になります。特に、ラインが解像度の限界に近く、前述の 2 ビーム干渉によって生成される場合に有効です。2 ビーム干渉は依然として回折パターンを支配しています。^[38]実際、別のカット露光がない場合、最小ピッチラインの端の間のギャップは非常に大きくなります。^{[42] [43]}これは、空間周波数の低下によって生じる丸みによるものです。^[44]

ラインカットの形状自体は丸みを帯びており、この丸みは照明を最適化することで最小限に抑えることができますが、^[45]完全に排除することはできません。

2番目のマスクをカットラインに適用する場合、最初のマスクに対するオーバーレイを考慮する必要があります。そうしないと、エッジ配置エラー（EPE）が発生する可能性があります。ラインピッチがすでに解像度の限界に近い場合、線量またはフォーカスウィンドウの減少により、カットパターン自体の撮像が困難になる可能性があります。EUVの確率的変動により、カットの形状がランダムになります。^[46]この場合、複数のカットマスクを使用するか、カットを複数のラインにまたがる必要があります。セルフアラインラインカット（以下で説明）が好ましいオプションである可能性があります。

マルチパターン化の最も初期の形態は、パターンを 2 つまたは 3 つの部分に分割し、各部分を従来の方法で処理し、パターン全体を最終層で最後に結合するというものでした。これは、 1 ピッチで分離された 2 つのフィーチャをイメージ化できないため、スキップされたフィーチャのみを一度にイメージ化できるため、ピッチ分割と呼ばれることもあります。また、より直接的に「LELE」(Litho-Etch-Litho-Etch) とも呼ばれます。このアプローチは、20 nm ノードと 14 nm ノードで使用されています。追加の露光にかかる追加コストは、いくつかの重要な層でのみ必要となるため許容されています。より深刻な懸念は、フィーチャ間の位置決めエラー (オーバーレイ) の影響でした。その結果、自己整合側壁イメージング アプローチ (以下で説明) がこのアプローチを引き継ぎました。

トレンチをパターン化する「強引な」アプローチには、同じ層に独立したパターンを (少なくとも) 2 回露光してエッチングするシーケンスが含まれます。露光ごとに、異なるフォトレジスト コーティングが必要です。シーケンスが完了すると、パターンは以前にエッチングされたサブパターンの合成になります。サブパターンをインターリーブすることで、パターン密度を理論上は無制限に増加できます。ハーフピッチは、使用するサブパターンの数に反比例します。たとえば、25 nm ハーフピッチ パターンは、2 つの 50 nm ハーフピッチ パターン、3 つの 75 nm ハーフピッチ パターン、または 4 つの 100 nm ハーフピッチ パターンをインターリーブすることで生成できます。フィーチャ サイズの縮小には、化学収縮、熱リフロー、収縮補助フィルムなどの技術の支援が必要になる可能性が高くなります。この合成パターンは、最終層に転写できます。

これは、プロセスの例を考えるとよく説明できます。最初の露光で得られたフォトレジストが、下にあるハードマスク層に転写されます。ハードマスク パターンの転写後にフォトレジストが除去された後、サンプルに 2 番目のフォトレジスト層が塗布され、この層が 2 回目の露光を受け、ハードマスク層にパターン化された特徴間の特徴が画像化されます。表面パターンは、マスク特徴間の縁取りのフォトレジスト特徴で構成され、その下の最終層に転写できます。これにより、特徴密度が 2 倍になります。

場合によっては、別々に印刷された2つのフィーチャを1つのフィーチャに「ステッチ」する必要があります。^{[47] [48] [49]}

このアプローチのバリエーションとして、最初のハードマスクエッチングを省略できるレジスト凍結法^[50]があります。これにより、最初に現像したレジスト層の上に2番目のレジストコーティングを施すことができます。JSRはこの方法を使用して32nmのラインアンドスペースを実現しました^[51]。凍結は最初のレジスト層の表面硬化によって実現されます。

近年、「ピッチ分割」という用語の範囲は徐々に拡大され、サイドウォールスペーサーを伴う技術も含まれるようになりました。

スペーサーパターニングでは、スペーサーは、事前にパターン化されたフィーチャの側壁に形成されるフィルム層です。スペーサーは、前のパターン上にフィルムを堆積または反応させることによって形成され、その後エッチングによって水平面上のすべてのフィルム材料が除去され、側壁の材料のみが残ります。元のパターン化されたフィーチャを除去すると、スペーサーのみが残ります。ただし、ラインごとにスペーサーが 2 つあるため、ライン密度は 2 倍になります。これは一般に、自己整合ダブルパターニング (SADP) と呼ばれます。スペーサー技術は、たとえば、元のリソグラフィピッチの半分で狭いゲートを定義する場合に適用できます。

露出された異なる部分間のフィーチャー位置が異なる可能性があるためにピッチ分割が困難になるにつれて、側壁イメージ転写 (SIT) が必要なアプローチとして認識されるようになりました。SIT アプローチでは通常、エッチングされたフィーチャーの側壁にスペーサー層を形成する必要があります。このスペーサーが導電フィーチャーに対応する場合、最終的に 2 か所以上で切断して、通常予想されるようにフィーチャーを 2 つ以上の導電ラインに分離する必要があります。一方、スペーサーが誘電体フィーチャーに対応する場合、切断は必要ありません。高度なロジック パターンに必要な切断回数を予測することは、大きな技術的課題でした。スペーサー パターン化の多くのアプローチが公開されており (一部を以下にリストします)、すべて切断の管理の改善 (および削減) を目標としています。

スペーサー材料は一般的にハードマスク材料であるため、エッチング後のパターン品質は、一般的にラインエッジの粗さに悩まされるエッチング後のフォトレジストプロファイルに比べて優れている傾向があります。^[52]

スペーサーアプローチの主な問題は、スペーサーが取り付けられている材料が除去された後もスペーサーが所定の位置に留まるかどうか、スペーサーのプロファイルが許容できるかどうか、およびスペーサーに取り付けられた材料を除去するエッチングによって下地の材料が攻撃されるかどうかです。スペーサーに隣接する材料を除去すると、下地の材料も少し除去されるため、パターン転写は複雑になります。その結果、スペーサーの片側の地形がもう片側よりも高くなります。^[53]マスクの位置ずれや、事前にパターン化されたフィーチャの臨界寸法 (CD) の逸脱により、フィーチャ間のピッチが交互になり、ピッチウォーキングと呼ばれる現象が発生します。^[54]

スペーサーの位置は、スペーサーが取り付けられるパターンによっても異なります。パターンが広すぎたり狭すぎたりすると、スペーサーの位置が影響を受けます。ただし、自己整合型の重要なメモリ機能の製造プロセスでは、これは問題になりません。

SADPを繰り返すと、ピッチがさらに半分になります。これは、自己整合四重パターニング（SAQP）と呼ばれることがよくあります。1回の液浸リソグラフィー露光で予想される最小ピッチは76nmですが、^[55] SAQPでは19nmピッチが実現可能になりました。

自己整合コンタクトおよびビアパターン形成は、単一のリソグラフィフィーチャから複数のコンタクトまたはビアをパターン形成するための確立された方法です。これは、拡大されたフィーチャレジストマスクと、事前にパターン化されたハードマスク層に囲まれた下層のトレンチの交差を利用します。この技術はDRAMセルで使用され^[56]、ピッチ分割コンタクトおよびビアの多重露光を回避するために高度なロジックでも使用されます。^{[57] [58] [59]}

32nmノード以降、インテルは前述のセルフアラインビアアプローチを適用しており、十分に小さいピッチ（インテル32nmメタルでは112.5nm）^[60]で分離された2つのビアを、2つの別々のレジスト開口部ではなく1つのレジスト開口部でパターン化することができます。^[59]ビアが単一露光ピッチ解像度の限界よりも小さい間隔で分離されている場合、元々分離していたビアペアの2つの別々のマスクを、同じペアの1つのマスクに置き換えることができるため、必要なマスクの最小数は削減されます。

自己整合ダブルパターニング（SADP）では、スペーサーを使用して金属フィーチャーではなく金属間誘電体を直接パターン化する場合、密集したパッチではカット/ブロックマスクの数を減らすか、完全になくすことができます。^[61]その理由は、コア/マンドレルフィーチャーのカット/ブロック位置が最初のマスクですでにパターン化されているためです。さらにパターン化を行うと、スペーサー間のギャップから二次フィーチャーが現れます。二次フィーチャーとスペーサーの間のエッジは、隣接するコアフィーチャーと自己整合しています。

SIDの使用は2D配列にも適用でき、以前に存在した特徴から等距離にある特徴を反復的に追加し、各反復で密度を2倍にします。^{[62] [63]}厳密な配置を必要としないカットは、このスペーサー生成グリッド上で行うことができます。^[64]

サムスンは最近、20nm以降に適したハニカム構造（HCS）を使用したDRAMパターニングを実証しました。^[65]スペーサーパターニングの反復ごとに密度が3倍になり、2Dピッチが実質的に平方根(3)の係数で減少します。これは、コンデンサ層をハニカム構造に適合させることができるため、パターニングが簡単になり、DRAMに特に役立ちます。

SADP は、効果的なピッチ クォータリングを実現するために、2 回連続して適用できます。これは、自己整合四重パターン形成 (SAQP) とも呼ばれます。SAQP では、主要なフィーチャの臨界寸法 (CD) と、そのようなフィーチャ間の間隔は、それぞれ 1 番目または 2 番目のスペーサーによって定義されます。

より柔軟な切断やトリミングのオプションを実現するために、 第2のスペーサーに非導電性の特徴を定義することが好ましい^{[66] 。}

SAQPは、EUVの照明限界により、2次元28nmピッチルーティング（その後に2つの選択エッチングカット/トリムステップが続く）においてEUVよりも有利である。^[67]

誘導自己組織化（DSA）を使用すると、印刷領域内にグリッドカットを一度に提供し、最終露光で選択できるため、側壁スペーサーのパターン形成に使用されるマスクの数を減らすことができます。^{[68] [64]}または、カットパターン自体をDSAステップとして生成することもできます。^[69]同様に、スプリットビアレイアウトをペアで再結合することもできます。^[70]

PMMA-PSブロック共重合体を使用して、表面トポグラフィー（グラフォエピタキシー）および/または表面化学パターニング（ケモエピタキシー）によって誘導される自己組織化によって20nm未満のパターンを定義することに関して、大きな進歩が報告されている。^[71]主な利点は、複数の露光または複数の堆積とエッチングと比較して、比較的簡単な処理である。この技術の主な欠点は、特定のプロセス処方に対するフィーチャサイズとデューティサイクルの範囲が比較的限られていることである。典型的な用途は、規則的な線とスペース、および密集した穴やシリンダーの配列である。^[72]ただし、慎重に定義されたガイドパターンを使用して、ランダムで非周期的なパターンを生成することもできる。^[73]

ブロック共重合体パターンのラインエッジ粗さは、2 つの相間の界面張力に大きく依存し、界面張力は Flory の「カイ」(χ) パラメータに依存します。^{[74]粗さを低減するには、χ の値が高いほど好ましいです。ドメイン間の界面幅は 2a(6χ) −1/2}に等しく、ここで a は統計的なポリマー鎖長です。^[75]さらに、十分な相分離には χN > 10.5 が必要です。ここで N は重合度 (鎖内のモノマー繰り返し数) です。一方、ハーフピッチは 2(3/π ² ) ^1/3 aN ^2/3 χ ^1/6に等しくなります。パターン幅の変動は、実際にはハーフピッチの対数に弱く (平方根) 依存するだけなので、ハーフピッチが小さいほど変動が大きくなります。

DSAは、ガイド付き自己組織化によって期待通りに特徴が現れないという欠陥の懸念から、製造業にはまだ実装されていない。^[76]

マルチパターニングによって、ムーアの法則で期待されるノード間のコスト削減が減少、あるいは逆転するのではないかとの懸念が数多くある。スループットを考慮すると、 EUVは3回の193i露光（つまりLELELE）よりも高価である。^[77]さらに、EUVは193iでは解決できない小さなマスク欠陥を印刷する可能性が高くなります。^[78]以下では、検討されている他のマルチパターニング技術のいくつかの側面について説明します。

自己整合型トリプルパターニングは、第2スペーサーの導入により2Dパターニングの柔軟性が高まり、高密度化が進んだことから、SADPの後継として有望視されてきた。^{[79] [80]} このアプローチでは、合計2つのマスク（マンドレルとトリム）で十分である。^[81] SADPと比較して追加コストがかかるのは、第2スペーサーの堆積とエッチングのコストのみである。SADPの後継としてSATPを採用することの主な欠点は、1つのノードにしか使用できないことである。このため、自己整合型クアッドパターニング（SAQP）がより頻繁に検討される。一方、従来のSID SADPフローは、第2マスクでギャップを2つのフィーチャに分割することで、トリプルパターニングに非常に自然に拡張できる可能性がある。^[82]

傾斜イオン注入は、スペーサーパターニングと同じ結果を達成する代替方法として、2016年にバークレー大学によって提案されました。^[83]堆積されたスペーサーをサポートするコアまたはマンドレルパターンの代わりに、イオンマスキング層パターンが、後続のプロセスでエッチングされるイオン注入による下層へのダメージを防ぎます。このプロセスでは、すでに処理されている下の層にダメージを与えないように、適切な深さまで浸透する角度付きイオンビームを使用する必要があります。また、イオンマスキング層は、すべてのイオンの通過をブロックすると同時に、側壁で反射しないという理想的な動作をする必要があります。後者の現象は有害であり、イオンマスキングアプローチの目的を無効にします。このアプローチでは、15 keV Ar+イオンを15度の角度で10 nmの熱SiO ₂マスキング層に注入することで、9 nmという小さなトレンチを実現しています。このアプローチの基本的な側面は、ダメージ幅とダメージピッチの相関関係です。イオンマスクの高さとイオンビームの角度を固定すると、両方が同時に広がります。

補完露光法^[84]は、多重パターン形成のためのマスク露光を減らすもう 1 つの方法です。個々のビア、カット、ブロックに複数のマスク露光を行う代わりに、反対極性または補完極性の 2 つの露光を使用し、1 回の露光で前の露光パターンの内部部分を削除します。反対極性の 2 つのポリゴンの重なり合った領域は印刷されませんが、重なり合っていない領域は極性に従って印刷される場所を定義します。どちらの露光も、ターゲット フィーチャを直接パターン化しません。このアプローチは、IMEC によって 7nm SRAM セルの M0A レイヤー用の 2 つの「キープ」マスクとしても実装されました。^[85]

自己整合ブロッキングまたはカッティングは現在、30nm以下のピッチのSAQPでの使用を目標としている。^[86]カットするラインは2つの材料に分割され、選択的にエッチングすることができる。1つのカットマスクは1つの材料で作られたラインを1つおきにカットし、もう1つのカットマスクは他の材料で作られた残りのラインをカットする。この技術には、エッジ配置エラーなしで、最小ピッチのラインの上にダブルピッチフィーチャをパターン化できるという利点がある。^[37]カットフレンドリーなレイアウトは、DUVまたはEUV波長を使用するかどうかに関係なく、同じ最小マスク数（3）で処理される。^[87]

EUVは次世代リソグラフィーの選択肢になると予測されていますが、最初に一連のラインを印刷し、次にそれらをカットする必要があるため、複数回のリソグラフィー露光が必要になる可能性があります。単一のEUV露光パターンでは、ラインの端から端までの間隔を制御することが困難です。^[12]さらに、ライン端の配置は光子ショットノイズによって大きく影響されます。

既存の0.33 NA EUVツールは、16nmハーフピッチ解像度未満では課題があります。^[88]チップ間のギャップは、16nm寸法では問題になります。^[89] その結果、EUV 2Dパターニングは32nmを超えるピッチに制限されます。^[88] EUVマスクの特徴と照明形状を同時に最適化する最近の研究では、同じ金属層内の異なるパターンには異なる照明が必要になる可能性があることが示されています。^{[90] [91] [92] [93] [94]}一方、1回の露光では1回の照明しか提供されません。

例えば、7nmノードのクロスピッチソースマスク最適化では、40～48nmピッチと32nmピッチでは、正規化された画像ログ勾配によって決定される品質が不十分（NILS<2）であり、双方向単一露光では36nmピッチのみがかろうじて満足できるものであった。^[13]

根本的な状況は、EUVパターンが、異なるピッチ、または異なるパターンタイプ（例えば、千鳥配列と通常配列）に対する異なる照明に応じて分割される可能性があるということです。^[90]これは、ラインカットパターンだけでなく、コンタクト/ビア層にも当てはまります。また、EUVの場合でも、複数のカットが必要になる可能性があります。^[95]

2016年のEUVLワークショップで、ASMLは、0.33 NAのNXE EUVツールでは、5nmノードで予想される11〜13nmハーフピッチの標準的な単一露光パターン形成ができないと報告しました。^[96] 0.55というより高いNAであれば、26mm×33mmの標準フィールドサイズの半分のフィールドの単一露光EUVパターン形成が可能になります。^{[96]ただし、NVIDIAのPascal Tesla P100 [97]}などの一部の製品は、ハーフフィールドサイズで二分されるため、2つの別々の露光をつなぎ合わせる必要があります。^[98]いずれにしても、2回のハーフフィールドスキャンでは、1回のフルフィールドスキャンの2倍の加速/減速オーバーヘッドが発生します。^{[96] [99]}

エッジ配置誤差などの確率的欠陥は、中心間距離が40nm以下のコンタクト/ビアに対して二重（またはそれ以上）のパターン形成を必要とする。^{[100] [101]}

メモリパターンは、NANDの場合は4重パターニング^[102]、DRAMの場合は交差4重/二重パターニング^[103]によってすでにパターン化されています。これらのパターニング技術は自己整合型であり、カスタムカットやトリムマスクを必要としません。2x-nm DRAMとフラッシュの場合、ダブルパターニング技術で十分なはずです。

現在の EUV スループットは、193 nm 液浸リソグラフィーよりも 3 倍以上遅いため、後者は複数のパターン形成によって拡張できます。さらに、EUV ペリクルがないことも制限となります。

2016年の時点で、Intelは10nmノードにSADPを使用していましたが、^[104] 2017年の時点で、36nmの最小メタルピッチはSAQPによって達成されています。^[105] Intelは14nmノードでいくつかの重要なレイヤーにトリプルパターニングを使用しており、^[106]これはLELELEアプローチです。^[107] トリプルパターニングは10nmテープアウトですでに実証されており、^[108] Samsungの10nmプロセスではすでに不可欠な部分になっています。^[109] TSMCは2017年にマルチパターニングで7nmを展開します。^[110]具体的には、ピッチ分割、^[111] 40nmピッチまで。^[112] 5nmノードを超えると、マルチパターニングは、EUVの支援があっても、EUVシングル露光から離れることでコストがさらに高くなるため、経済的に困難になります。しかし、少なくとも12nmハーフピッチまでは、LELEとSADP（SID）の後に2つのマスクのみを使用し、最も成熟したダブルパターニング技術であるLELEとSADPを使用する、有望なアプローチであると思われます。^[113]

参照: A. Raley et al., Proc. SPIE 9782, 97820F (2016)。

193i SADPと比較すると、EUV SADPのコストはEUVツールの露光によって大きく左右され、193i SAQPのコスト差は追加された堆積とエッチングによるものです。リソグラフィツールでの処理コストと歩留まり損失は、ウェーハを特定の場所に高速で移動する必要があるため、統合プロセスフロー全体で最も高くなると予想されます。さらに、EUVはショットノイズの制限に悩まされており、これにより、ノードが進むにつれて線量を増やす必要があります。^[114]一方、堆積とエッチングでは、プロセスチャンバー内でウェーハステージを動かす必要がなく、ウェーハ全体を一度に処理します。実際、従来の単一露光のために、反射防止またはエッチングハードマスクの目的で、レジスト層の下に複数の層を追加することができます。

いくつかのケースではEUV技術が導入されていますが、生産される層の大部分ではマルチパターニングが引き続き実装されています。たとえば、Samsungは7nmで4重パターニングを引き続き使用しています。^[120] TSMCの7nm+プロセスでも、マルチパターニングのコンテキストでEUVを使用しています。^[123]いずれにしても影響を受ける層はわずかであり、^[124]多くの層は従来のマルチパターニングのままです。

マスクのコストは、多重パターン形成の使用によって大幅に削減されます。EUV単一露光マスクは、液浸マスクよりも描画に時間がかかる小さなパターンを持っています。マスクのパターンはウェーハパターンの4倍の大きさですが、パターンがはるかに小さいため、ショット数は指数関数的に増加します。さらに、マスク上の100nm未満のパターンは、吸収体の高さが約70nmであるため、パターン形成がはるかに困難です。^[125]

注: WPM = WPH * ツール数 * 稼働時間 / パス数 * 24 時間/日 * 30 日/月。正規化された WPM = WPM/(EUV 1 パスの WPM)

液浸スキャナによるマルチパターニングでは、ウェーハ露光スループット (WPH) が高速で、利用可能なツールの数が多く、稼働時間が長いため、1 層あたり最大 4 回のパスでも EUV よりもウェーハ生産性が高くなることが期待できます。

マルチパターニングでは、パターン層を形成するために多くの処理ステップが必要になりますが、従来は 1 回のリソグラフィ露光、1 回の堆積シーケンス、1 回のエッチングシーケンスで十分でした。その結果、マルチパターニングでは、ばらつきの原因が増え、歩留まりが低下する可能性があります。 LELE や SAQP のカット露光など、複数の露光が関係する場合、露光間の位置合わせは十分にタイトでなければなりません。現在のオーバーレイ能力は、専用ツールまたはマッチングツールでの等密度露光 (LELE など) の場合は約 0.6 nm、密集線とカット/ビア (SADP または SAQP など) の場合は約 2.0 nm です。^[127]さらに、各露光は指定された幅のターゲットを満たす必要があります。スペーサーが関係する場合、スペーサーの幅は最初の堆積とその後のエッチング時間に依存します。複数のスペーサーが関係する場合、各スペーサーは独自の幅のばらつきをもたらす可能性があります。カット位置のオーバーレイエラーは、線の端を歪ませたり (アークの原因となる)、隣接する線を侵害したりする可能性もあります。^{[16] [17] [18]}

多重パターニングは、多重露光、スペーサーパターニング、および/またはEUVの組み合わせへと進化しています。特に、現在のEUVツールでは、チップツーチップスケーリングが単一の露光では困難であるため、^[12]ラインカットアプローチが必要になる場合があります。IMECは、二重パターニングがEUVの要件になりつつあると報告しました。^[128]

ラインパターニングの場合、SADP/SAQPは、前者のアプローチのコストと成熟度、および後者の確率的な欠落またはブリッジングフィーチャの問題により、EUV露光よりも有利である可能性があります。^[135]グリッドロケーションパターニングの場合、グリッド形成後の単一のDUV露光にもコストと成熟度の利点があり（たとえば、スペーサーパターニングに液浸リソグラフィーが不要な場合もあります）、EUVに関連する確率的な懸念はありません。グリッド位置選択は、直接ポイントカッティングよりも有利です。後者はオーバーレイと確率的なエッジ配置エラーの影響を受けやすく、ライン端が歪む可能性があるためです。^{[16] [17]}

自己整合リソエッチングリソエッチング（SALELE）は、7nmで実装が開始され、5nmでも引き続き使用されているハイブリッドSADP/LELE技術です^。 [ ^136]

2017年以降、いくつかの出版物でマルチパターニングの生産性を向上させる方法が示されています。セルフアラインブロッキングでは、ブロッキングまたはカットパターンが隣接するラインを横切ることができます。^[138]カット再配分により、カット間の距離を調整して、カットマスクの数を最小限に抑えることができます。^{[139] [140]}これらの技術は、前述のセルフアラインビアと組み合わせることもできます。^[141]

マルチパターニングの進化は、EUVリソグラフィーの出現と並行して検討されている。EUVリソグラフィーは基本的な光学的考慮により10～20nmの解像度を満たしているが、確率的欠陥の発生^[142]やその他インフラのギャップ、スループットの考慮により、現在は採用されていない。その結果、7nmテープアウトは主にEUVなしで進められてきた。^[143]言い換えれば、マルチパターニングは法外なものではなく、むしろ厄介で費用が増大するものなのだ。

自己整合四重パターニング（SAQP）は、7nmおよび5nm FinFETのフィンのパターン形成に使用される確立されたプロセスです。^[144] SAQPでは、各パターン形成ステップでサブナノメートル範囲（3シグマ）の臨界寸法均一性（CDU）値が得られます。ロジック/ファウンドリメーカーの中で、2017年現在、金属層にSAQPを適用しているのはIntelだけです。^[145]

DUVのみによる積極的なマルチパターニングは5nmまで適用できる可能性がある。^[146]

DUVによる積極的なマルチパターニングは3nmにも適用できる可能性がある。^[147] EUVマルチパターニングの費用増加により、DUVマルチパターニングはもはやコスト面で不利ではない。積極的なマスク削減により、BEOLパターニングにおけるDUVとEUVのマスク数の差を実質的になくすことができる。^[148]

NANDフラッシュと同様に、DRAMでもマルチパターニングが定期的に使用されています。アクティブエリアは2次元アレイを形成しますが、20nmでは1つのカットマスクで十分です。^[149]さらに、カットマスクは同時に周囲のパターン形成にも使用されるため、追加のマスクとはみなされません。^[150]アクティブエリアの長いピッチが短いピッチの約3.5倍の場合、アクティブエリアの切れ目は六角形のアレイを形成し、前述の三角格子スペーサーパターン形成に適しています。サムスンはすでに18nm DRAMの製造を開始しています。^[151] DRAMの周辺の金属配線には複数の露光を使用できますが、トリプルスペーサーアプローチにより1/5のピッチ削減が可能になるため、これも不要です。^[152]

平面型 NAND フラッシュには、80 nm ピッチ未満の SADP と 40 nm ピッチ未満の SAQP を使用する複数のレイヤーがありました。

3D NAND フラッシュでは、一部のレイヤーに SADP が使用されています。横方向にはそれほど積極的にスケーリングされませんが、3D NAND でストリング スタッキングを使用すると、垂直チャネルをパターン化するために複数のパターン化 (リソ エッチング スタイル) を使用することになります。

通常、NANDの場合、SADPはコアマスクから一連のラインをパターン化し、次にトリムマスクを使用してループ端を削除し、3番目のマスクでパッドを接続します。^[153]

EUVマルチパターニングは、特に5nmノードでは排除されません。これにはいくつかの理由があります。まず、金属ラインの端間の最小距離を表す、チップツーチップ（T2T）仕様が厳しくなっています。^[154]さらに、カット間の距離は、その間のラインの一部が露出するほど小さくしてはなりません。

最小ピッチが32nm以下に減少すると、確率的欠陥が十分に蔓延するため^[155]、より大きな設計幅でのダブルパターニングを再検討する必要がある。

ピッチが約30nm以下になると、照明は20%以下の極めて低い瞳孔充填率に制限され、^{[156] [157]} EUV光源のパワーのかなりの部分が未使用になります。これによりスループットが大幅に低下します。

したがって、より広い設計ルールでの EUV のマルチパターニングは、現在、歩留まりとスループットの両方の理由から実用的な考慮事項となっています。