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スタティックランダムアクセスメモリ（スタティックRAMまたはSRAM ）は、ラッチ回路（フリップフロップ）を用いて各ビットを保存するランダムアクセスメモリ（RAM）の一種です。SRAMは揮発性メモリであり、電源が切れるとデータは失われます。
static修飾子は、 SRAMとダイナミックランダムアクセスメモリ（DRAM）を区別する。
半導体バイポーラSRAMは、1963年にフェアチャイルド・セミコンダクターのロバート・ノーマンによって発明されました。[ 1 ]金属酸化物半導体SRAM（MOS-SRAM）は、1964年にフェアチャイルド・セミコンダクターのジョン・シュミットによって発明されました。最初のデバイスは64ビットMOS pチャネルSRAMでした。[ 2 ] [ 3 ]
SRAMは、CMOSが発明された1960年代以降、あらゆる新しいCMOSベースの技術製造プロセスの主要な推進力であった。 [ 4 ]
1964年、IBMに勤務していたアーノルド・ファーバーとユージン・シュリッグは、トランジスタゲートとトンネルダイオードラッチを使用したハードワイヤードメモリセルを開発した。彼らはラッチを2つのトランジスタと2つの抵抗器に置き換え、この構成はファーバー・シュリッグセルとして知られるようになった。同年、彼らは発明開示を提出したが、当初は却下された。[ 5 ] [ 6 ] 1965年、ベンジャミン・アグスタと彼のIBMのチームは、84個のトランジスタ、64個の抵抗器、4個のダイオードを備えたファーバー・シュリッグセルに基づく16ビットシリコンメモリチップを開発した。
1969年4月、インテル社は、かさばる磁気コアメモリモジュールを置き換えることを目的としたSRAMメモリチップであるインテル3101を最初の製品として発表しました。その容量は64ビット[ a ] [ 7 ]で、バイポーラ接合トランジスタに基づいていました[ 8 ]。ルビリスを使用して設計されました[ 9 ]。
SRAMは揮発性メモリとして特徴づけられるが、データ残留性を示す。[ 10 ]
SRAMはシンプルなデータアクセスモデルを提供し、リフレッシュ回路を必要としません。パフォーマンスと信頼性は良好で、アイドル時の消費電力は低くなっています。SRAMは実装にビットあたりのトランジスタ数が多いため、DRAMよりも密度が低く、高価であり、読み出しまたは書き込みアクセス時の消費電力も高くなります。SRAMの消費電力は、アクセス頻度によって大きく異なります。[ 11 ]
産業用および科学用サブシステム、自動車用電子機器、および同様の組み込みシステムの多くのカテゴリには、SRAMが含まれており、この文脈では、組み込みSRAM（ESRAM）と呼ばれることがあります。 [ 12 ]また、電子ユーザーインターフェースを実装する現代のほぼすべての家電製品、おもちゃなどにも、ある程度の量が組み込まれています。
SRAMは、パーソナルコンピュータ、ワークステーション、周辺機器で使用されています。CPUレジスタファイル、 CPU内部キャッシュ、GPUキャッシュ、ハードディスクバッファなどです。LCDスクリーンでも、表示される画像を保持するためにSRAMが使用されることがあります。SRAMは、 ZX80、TRS-80 Model 100、VIC-20など、初期の多くのパーソナルコンピュータのメインメモリとして使用されていました。
1980年代後半から1990年代初頭にかけての初期のメモリーカードの中には、SRAMを記憶媒体として使用したものがあり、SRAMの内容を保持するためにリチウム電池が必要だった。[ 14 ] [ 15 ]
SRAMは、以下の目的でチップ上に集積されることがあります。
趣味でプロセッサを自作する愛好家は、インターフェースの容易さからSRAMを好むことが多い。リフレッシュサイクルがないためDRAMよりもはるかに扱いやすく[ 16 ]、アドレスバスとデータバスに直接アクセスできる場合が多い。バスと電源接続に加えて、SRAMは通常、チップイネーブル（CE）、ライトイネーブル（WE）、出力イネーブル（OE）の3つの制御のみを必要とする。同期SRAMでは、クロックライン（CLK）も含まれる。[ 17 ]
不揮発性SRAM （nvSRAM）は、標準的なSRAMの機能を持ちながら、電源が失われてもデータを保持します。nvSRAMは、データの保持が重要であり、バッテリーが実用的でないネットワーク、航空宇宙、医療などの用途で使用されています[ 18 ] 。
擬似静的RAM（PSRAM）は、自己リフレッシュ回路と組み合わせたDRAMです。[ 19 ]外見上は低速のSRAMのように見えますが、真のSRAMよりも密度とコスト面で優位性があり、DRAMのようなアクセス複雑性はありません。
1990年代には、高速アクセスを実現するために非同期SRAMが採用されました。非同期SRAMは、産業用電子機器や計測システムからハードディスクやネットワーク機器に至るまで、あらゆる用途で使用されるキャッシュレスの小型組み込みプロセッサのメインメモリとして利用されました。同期SRAM（DDR SRAMなど）は、同期DRAMと同様に好まれており、現在ではDDR SDRAMメモリが非同期DRAMよりも好まれています。同期メモリが採用するパイプラインアーキテクチャにより、より高いスループットが可能になります。さらに、DRAMはSRAMよりもはるかに安価であるため、特に大容量メモリが必要な場合、SRAMはDRAMに置き換えられることがよくあります。ただし、SRAMメモリは、ブロックアクセスやバーストアクセスとは異なり、ランダムアクセスの方がはるかに高速です。そのため、SRAMメモリは主にCPUキャッシュ、小型オンチップメモリ、FIFO、その他の小型バッファに使用されます。
一般的な SRAM セルは 6 つのMOSFETで構成され、6T SRAM セルと呼ばれることが多い。セル内の各ビットは、2 つのクロスカップル インバータを形成する4 つのトランジスタ(M1、M2、M3、M4) に格納される。このストレージ セルには 2 つの安定状態があり、これらは 0 と 1 を表すために使用される。2 つの追加のアクセストランジスタは、読み出しおよび書き込み操作中にストレージ セルへのアクセスを制御するために使用される。6T SRAM は最も一般的な SRAM の種類である。[ 20 ] 6T SRAM に加えて、他の種類の SRAM では、1 ビットあたり 4、5、7、[ 21 ] 8、9、[ 20 ] 10 [ 22 ] (4T、5T、7T、8T、9T、10T SRAM)、またはそれ以上のトランジスタを使用する。[ 23 ] [ 24 ] [ 25 ]
複数の（読み出しおよび／または書き込み）ポートを実装するために、追加のトランジスタが使用される場合があり、これは特定の種類のビデオメモリや、マルチポートSRAM回路で実装されたレジスタファイルにおいて有用となる可能性がある。
一般的に、セルあたりのトランジスタ数が少ないほど、セルのサイズは小さくなります。シリコンウェハーの加工コストは比較的固定されているため、セルを小さくすることで1枚のウェハーに多くのビットを詰め込むことができ、メモリのビットあたりのコストを削減できます。
4トランジスタSRAMは、CPUキャッシュに使用されるSRAMとは異なり、特殊なプロセスでポリシリコンの追加層を用いて実装され、非常に高い抵抗値のプルアップ抵抗を可能にするスタンドアロンSRAMデバイスで一般的です。[ 26 ] 4T SRAMを使用する主な欠点は、プルダウントランジスタ（M1またはM2）のいずれかに一定の電流が流れるため、静的電力が増加することです。
トランジスタを4個未満しか使用しないメモリセルも可能だが、そのような3T [ 27 ] [ 28 ]や1TセルはDRAMであり、SRAMではない（いわゆる1T-SRAMでさえも）。
セルへのアクセスは、ワード線（図中のWL）によって可能になります。ワード線は、6T SRAM図では2つのアクセストランジスタM5とM6 （ 4T SRAM図ではM3とM4 ）を制御し、これらのトランジスタは、セルをビット線BLとBLに接続するかどうかを制御します。ビット線は、読み出しと書き込みの両方の操作でデータを転送するために使用されます。
読み出しアクセス時には、SRAMセル内のインバータによってビット線がアクティブにハイとローに駆動されます。これにより、DRAMと比較してSRAMの帯域幅が向上します。DRAMでは、ビット線は蓄積コンデンサに接続されており、電荷の共有によってビット線が上下に振幅します。厳密には2本のビット線は必要ありませんが、ノイズマージンと速度を向上させるために、通常は信号とその反転の両方が提供されます。SRAMの対称構造は差動信号伝送も可能にし、小さな電圧変動をより容易に検出できます。
SRAM の高速化に貢献する DRAM とのもう 1 つの違いは、商用チップがすべてのアドレス ビットを一度に受け入れることです。これに対し、汎用 DRAM は、サイズとコストを抑えるために、同じパッケージ ピン上でアドレスを 2 つの半分 (つまり、上位ビットの後に下位ビット) に多重化しています。m本のアドレス線とn 本のデータ線を持つ SRAM のサイズは2 mワード、つまり2 m × nビットです。最も一般的なワード サイズは 8 ビットで、これは SRAM チップ内の2 m 個の異なるワードのそれぞれに 1 バイトを読み書きできることを意味します。いくつかの一般的な SRAM チップは 11 本のアドレス線 (したがって容量は 2 11 = 2,048 = 2 kワード) と 8 ビットのワードを備えているため、 2k × 8 SRAMと呼ばれます。
IC上のSRAMセルの寸法は、ICの製造に使用されるプロセスの最小加工寸法によって決定される。
SRAMセルには3つの状態があります。
読み出しモードと書き込みモードで動作するSRAMは、それぞれ読み出しの安定性と書き込みの安定性を備えている必要があります。3つの異なる状態は、次のように動作します。
ワード線がアサートされていない場合、アクセストランジスタM5とM6はセルをビット線から切り離します。M1～M4によって形成される2つのクロスカップルインバータは、電源が供給されている限り、互いに増幅し合います。
理論上、読み出しには単一のアクセストランジスタとビット線（例えば、BL 上の M 6 ）をアクティブにするだけで済みます。しかし、大容量メモリでは、ビット線は比較的長く、接続が多く、そのため容量が大きくなります。読み出しを高速化するために、実際にはより複雑なプロセスが使用されます。読み出しサイクルは、ビット線 BL とBLの両方を高電圧（論理 1）にプリチャージすることによって開始されます。[ b ]次に、ワード線 WL をアサートすると、アクセストランジスタ M 5と M 6の両方が有効になり、これにより、一方のビット線電圧がわずかに低下し、BL とBLの間に電圧差が生じます。差動センスアンプは、どちらの線に高い電圧があるかを検出し、1 または 0 が格納されていたかどうかを判断します。ビット線の動きは容量によって遅くなるため、センスアンプの感度が高いほど、読み出し動作は速くなります。
書き込みサイクルは、書き込む値をビット線に適用することから始まります。0 を書き込むには、ビット線に 0 を適用します。たとえば、BLを 1 に、BL を 0 に設定します。これは、 SR ラッチにリセット パルスを適用するのと似ており、これによりフリップ フロップの状態が変化します。1 を書き込むには、ビット線の値を反転します。次に WL をアサートし、格納する値をラッチします。これは、ビット線入力ドライバがセル自体の比較的弱いトランジスタよりもはるかに強力になるように設計されているため、クロス カップル インバータの以前の状態を容易にオーバーライドできるためです。実際には、アクセス NMOS トランジスタ M 5と M 6は、下部 NMOS (M 1、M 3 ) または上部 PMOS (M 2、M 4 ) トランジスタのいずれよりも強力である必要があります。これは、同じサイズの場合、PMOS トランジスタは NMOS よりもはるかに弱いため、容易に実現できます。したがって、一方のトランジスタペア（例えばM3とM4）が書き込みプロセスによってわずかに上書きされた場合でも、反対側のトランジスタペア（M1とM2 ）のゲート電圧も変化します。これは、M1とM2トランジスタがより容易に上書きされる可能性があることを意味し、以下同様です。このように、クロスカップル型インバータは書き込みプロセスを増幅します。
アクセス時間が70ナノ秒のRAMは、アドレス線が有効になってから 70ナノ秒以内に有効なデータを出力します。一部のSRAMセルにはページモードがあり、ページ（256、512、または1024ワード）のワードを、アクセス時間を大幅に短縮（通常は約30ナノ秒）して順次読み出すことができます。ページは上位アドレス線を設定することで選択され、その後、下位アドレス線を順に読み取ることでワードが順次読み出されます。
30年以上（1987年から2017年まで）にわたり、トランジスタのサイズは着実に縮小してきたが、SRAMセルトポロジー自体のフットプリント縮小は鈍化し、セルをより高密度に集積することが難しくなった。[ 4 ]その理由の一つは、トランジスタのサイズ縮小がSRAMの信頼性の問題につながるためである。特に読み出し時に安定性の問題に悩まされないSRAMセルを実現するには、慎重なセル設計が必要である。[ 31 ] FinFETトランジスタによるSRAMセルの実装が導入されると、セルサイズの非効率性が増大し始めた。
サイズの問題に加えて、現代のSRAMセルの大きな課題は静的電流リークです。正電源（Vdd）からセルを通ってグランドに流れる電流は、セルの温度が上昇すると指数関数的に増加します。セルの電力消費はアクティブ状態とアイドル状態の両方で発生するため、有用な仕事が行われないまま有用なエネルギーが浪費されます。過去20年間、この問題はデータ保持電圧技術によって部分的に解決され、削減率は5～10の範囲でしたが[ 32 ] 、ノードサイズの縮小により削減率は約2に低下しました[ 4 ]。
これらの2つの問題により、エネルギー効率が高く高密度なSRAMメモリの開発がより困難になり、半導体業界はSTT-MRAMやF-RAMなどの代替手段を探すようになった。[ 4 ] [ 33 ]
2019年にフランスの研究所がIoT向け28nmプロセスで製造されたICの研究について報告した。[ 34 ]これは完全空乏型シリコン・オン・インシュレーター・トランジスタ（FD-SOI）をベースとしており、同期/非同期アクセス用の2ポートSRAMメモリレールと選択的仮想接地（SVGND）を備えていた。この研究では、SVGNDの電圧を微調整することで、スリープモードと読み出しモードで超低SVGND電流を実現したと主張している。 [ 34 ]
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