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コンピューティングにおいて、インターリーブ メモリは、メモリ アドレスをメモリ バンク全体に均等に分散させることで、ダイナミック ランダム アクセス メモリ(DRAM) またはコア メモリの比較的遅い速度を補う設計です。これにより、連続したメモリの読み取りと書き込みで各メモリ バンクが順番に使用されるため、メモリ バンクが操作の準備ができるまでの待機時間が短縮され、メモリ スループットが向上します。
マルチチャネル メモリ アーキテクチャと異なるのは、インターリーブ メモリではメイン メモリとメモリ コントローラの間にチャネルが追加されないことが主な理由です。ただし、チャネル インターリーブも可能です。たとえば、フリースケールのi.MX 6 プロセッサでは、2 つのチャネル間でインターリーブを行うことができます。[要出典]
概要
インターリーブ メモリでは、メモリ アドレスは各メモリ バンクに順番に割り当てられます。たとえば、2 つのメモリ バンクを持つインターリーブ システム (ワード アドレス指定可能なメモリを想定) では、論理アドレス 32 がバンク 0 に属する場合、論理アドレス 33 はバンク 1 に属し、論理アドレス 34 はバンク 0 に属するというようになります。インターリーブ メモリは、バンクがn 個あり、メモリ位置i がバンクi mod nにある場合、n ウェイ インターリーブであると言われます。
インターリーブ メモリでは、連続した読み取り (マルチメディアとプログラムの実行の両方で一般的) と連続した書き込み (ストレージまたは通信バッファーを埋めるときに頻繁に使用される) が、同じメモリ バンクを繰り返し使用するのではなく、各メモリ バンクを順番に使用します。これにより、各バンクの読み取りと書き込みの間の待機時間が最小限になるため、メモリ スループットが大幅に向上します。
インターリーブDRAM
メイン メモリ (ランダム アクセス メモリ、RAM) は通常、 DRAMメモリ チップの集合で構成され、複数のチップをグループ化してメモリ バンクを形成できます。インターリーブをサポートするメモリ コントローラを使用すると、これらのメモリ バンクをインターリーブするようにレイアウトできます。
DRAM のデータはページ単位で保存されます。各 DRAM バンクには、バンク内の任意のページにアクセスするためのキャッシュとして機能する行バッファがあります。DRAM バンク内のページは、読み取られる前に、まず行バッファにロードされます。ページが行バッファからすぐに読み取られる場合 (または行バッファ ヒット)、1 メモリ サイクルでのメモリ アクセス レイテンシは最短になります。行バッファ ミス (行バッファ競合とも呼ばれます) の場合は、新しいページを読み取る前に行バッファにロードする必要があるため、速度が低下します。行バッファ ミスは、同じバンク内の異なるメモリ ページへのアクセス要求が処理されるときに発生します。行バッファ競合は、メモリ アクセスに大幅な遅延を引き起こします。対照的に、異なるバンクへのメモリ アクセスは、高いスループットで並行して処理できます。
行バッファ競合の問題は、効果的な解決策とともに十分に研究されてきました。[1]行バッファのサイズは通常、オペレーティングシステムによって管理されるメモリページのサイズです。行バッファ競合またはミスは、同じメモリバンク内の異なるページへの一連のアクセスから発生します。研究[1]では、従来のメモリインターリーブ方式では、キャッシュレベルのアドレスマッピング競合がメモリアドレス空間に伝播し、メモリバンクで行バッファミスが発生することが示されています。順列ベースのインターリーブメモリ方式は、わずかなマイクロアーキテクチャコストでこの問題を解決しました。[1] Sun Microsystems は、この順列インターリーブ方式をすぐに自社製品に採用しました。[2]この特許フリーの方式は、組み込みシステム、ラップトップ、デスクトップ、エンタープライズサーバー向けのAMD、Intel、 NVIDIAなどの多くの商用マイクロプロセッサで使用されています。 [3]
従来の (フラットな) レイアウトでは、メモリ バンクに連続したメモリ アドレス ブロックを割り当てることができます。これはメモリ コントローラにとって非常に単純であり、インターリーブによって達成されるパフォーマンス レベルと比較すると、完全にランダムなアクセス シナリオで同等のパフォーマンスが得られます。ただし、実際には、参照の局所性によりメモリ読み取りがランダムになることはほとんどなく、近接アクセスを最適化すると、インターリーブ レイアウトではるかに優れたパフォーマンスが得られます。
メモリのアドレス指定方法は、すでにキャッシュされているメモリ位置のアクセス時間には影響せず、DRAM から取得する必要があるメモリ位置にのみ影響します。
歴史
インターリーブメモリに関する初期の研究は、 IBM 7030 Stretchコンピュータに関連して60年代から70年代にかけてIBMで行われましたが[4]、その後数十年にわたって開発が続けられ、設計、柔軟性、パフォーマンスが向上し、現代的な実装が生み出されました。
参照
参考文献
- ^ abc Zhao Zhang、Zhichun Zhu、Xiaodong Zhang (2000)。行バッファの競合を減らし、データの局所性を活用する順列ベースのページインターリーブ方式。MICRO' 33。
{{cite conference}}: CS1 maint: 複数の名前: 著者リスト (リンク) - ^ 「ウィリアム・アンド・メアリー大学技術移転オフィス長宛てのサンの書簡」（PDF）。2005年7月15日。
- ^ 「Xiaodong Zhang教授が2020 ACM Microarchitecture Test of Time賞を受賞」。オハイオ州立大学工学部コンピュータサイエンス工学科。2021年1月19日。
- ^ Mark Smotherman (2010 年 7 月)。「IBM Stretch (7030) — Aggressive Uniprocessor Parallelism」clemson.edu。2013年 12 月 7 日閲覧。
外部リンク
- Dale Adams による Centris 650 と Quadra 800 のインターリーブ メモリについて
- メモリ システムとパイプライン プロセッサ (Harvey G Cragon 著)