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メモリタイミング、またはRAMタイミングとは、メモリモジュールまたはオンボードLPDDRxのタイミング情報を指します。VLSIおよびマイクロエレクトロニクスの特性上、メモリチップはコマンドを完全に実行するのに必要な時間を確保する必要があります。コマンドの実行速度が速すぎると、データ破損やシステム不安定化につながります。コマンド間に適切な時間を設けることで、メモリモジュール/チップはトランジスタのスイッチング、コンデンサの充電、メモリコントローラへの情報送信といった処理を滞りなく行うことができます。システムのパフォーマンスはメモリの利用速度に依存するため、このタイミングはシステムのパフォーマンスに直接影響します。
最新の同期ダイナミックランダムアクセスメモリ（SDRAM）のタイミングは、一般的にクロックサイクル単位のCL、TRCD、RP、TRASの4 つのパラメータで表されます。これらは通常、ハイフンで区切られた 4 つの数字で表記されます（例: 7-8-8-24）。バリエーションには次のものがあります。
これらのパラメータは（より大きな全体の一部として） 、ランダムアクセスメモリに対して発行される特定のコマンドのクロックレイテンシを指定します。数値が小さいほど、コマンド間の待ち時間が短くなります（クロックサイクルで測定）。Intelシステムには、Gear 2（Gearタイプ0）とGear 4（Gearタイプ1）もあります。
絶対的なレイテンシ（ひいてはシステム性能）を決定するのは、タイミングとメモリクロック周波数の両方です。メモリタイミングを実際のレイテンシに変換する場合、タイミングはクロックサイクル単位で表されます。ダブルデータレートメモリの場合、クロックサイクルは一般的に引用される転送速度の半分の速度です。クロック周波数がわからない限り、あるタイミングセットが別のタイミングセットよりも「速い」かどうかを判断することはできません。
例えば、DDR3-2000メモリは クロック周波数が1000MHzで、 クロックサイクルは1nsです。この1nsの クロックでは、CASレイテンシが7の場合、絶対CASレイテンシは7nsになります 。より高速なDDR3-2666メモリ（クロック 周波数は1333MHz、 正確には0.75ns。1333は四捨五入）ではCASレイテンシが9と大きくなる可能性がありますが、クロック周波数が1333MHzの場合、 9クロックサイクル待つ時間はわずか6.75nsです 。このため、DDR3-2666 CL9はDDR3-2000 CL7メモリよりも絶対CASレイテンシが小さくなります。
DDR3以降（DDR4、DDR5）では、前述の4つのタイミングは関連するタイミングのすべてではなく、メモリのパフォーマンスを非常に簡潔に概観するものです。メモリモジュールのメーカー検証済みの完全なタイミングは、モジュールのシリアルプレゼンス検出（SPD）チップに格納されています。DDR3およびDDR4 DIMMモジュールでは、このチップはPROMまたはEEPROMフラッシュメモリチップであり、JEDEC規格に準拠したタイミングテーブルデータ形式が含まれています。異なるバージョンのDDRにおけるテーブルレイアウトや、これらのチップに存在するその他のメモリタイミング情報の例については、 SPDに関する記事を参照してください。
一部のDIMMモジュールでは、XMPまたはExpoフォーマットを使用した「検証済み」オーバークロックプロファイルがSPDに用意されています。これらは、メーカーがモジュールでの動作を確認済みの、より高速なタイミング情報（およびより高い電圧）を示しています。電圧を高くすると、発熱量が増える代わりにメモリのレイテンシ（安定化までの時間）が短縮される傾向があります。PCのBIOSでは、JEDECプロファイル、XMP/Expoプロファイルを選択したり、パフォーマンス向上のために独自のタイミング調整を定義したりすることができます（ただし、安定性が低下するリスクがあります）。
Alder Lake以降のCPUでは、tRCDとtRPはもはや連動していませんが、それ以前のIntelでは、これらを異なる値に設定することは許可されていませんでした。
DDR4は独自のtRFC2とtRFC4のタイミングを備えたFGR（きめ細かいリフレッシュ）のサポートを導入したが、DDR5はtRFC2のみを維持した。[ 1 ]
メモリ帯域幅はメモリのスループットを測定する指標であり、一般的にはレイテンシではなく転送速度によって制限されます。SDRAMの複数の内部バンクへのアクセスをインターリーブすることで、ピーク転送速度でデータを連続的に転送することが可能です。帯域幅の増加は、レイテンシの増加という代償を伴う場合があります。特に、DDRメモリは世代を重ねるごとに転送速度は向上しますが、絶対的なレイテンシは大きく変化せず、特に新世代が市場に登場した当初は、一般的に前世代よりもレイテンシが長くなります。CPUのアーキテクチャやバグもレイテンシに影響を与える可能性があります。
メモリ帯域幅を増やすと、メモリレイテンシが増加しても、複数のプロセッサや複数の実行スレッドを持つコンピュータシステムのパフォーマンスが向上する可能性があります。帯域幅が広くなると、専用のビデオメモリを持たず、通常のRAMをVRAMとして使用する統合グラフィックスプロセッサのパフォーマンスも向上します。最新のx86プロセッサは、スーパースカラ命令パイプライン、アウトオブオーダー実行、メモリプリフェッチ、メモリ依存性予測、分岐予測などの技術で高度に最適化されており、RAM（およびその他のキャッシュ）からメモリを事前にロードして実行速度をさらに向上させます。パフォーマンス最適化によるこの複雑さのため、メモリタイミングがパフォーマンスに及ぼす影響を確実に述べることは困難です。ワークロードによってメモリアクセスパターンが異なり、これらのメモリタイミングによるパフォーマンスへの影響も異なります。
Intel システムでは、メモリのタイミングと管理は、 BIOSの一部であるメモリ参照コード(MRC)によって処理され、CPU の統合メモリコントローラの動作を調整します。[ 2 ] [ 3 ]また、その多くはPCHの専用コアで動作する Minix OSであるIntel MEIでも管理されています。そのサブファームウェアの一部は、メモリのレイテンシに影響を与える可能性があります。
最新のAMDシステムにおけるBIOSに相当する部分はAGESAです。メモリコントローラは、 Infinity Fabricオンチップインターコネクトの一部としてCPU/APUに統合されています。
{{cite web}}: CS1メンテナンス: DOIは2025年7月現在非アクティブです（リンク）