中央処理装置

中央処理装置（CPU ）は、中央プロセッサ、メインプロセッサ、または単にプロセッサとも呼ばれ、特定のコンピュータで最も重要なプロセッサです。^{[1] [2]}その電子回路は、算術、論理、制御、入出力（I/O）操作などのコンピュータプログラムの命令を実行します。 ^{[3] [4] [5]この役割は、}メインメモリやI/O回路などの外部コンポーネントの役割や、 ^[6]グラフィックス処理装置（GPU）などの特殊なコプロセッサとは対照的です。

CPUの形状、設計、実装は時代とともに変化してきましたが、基本的な動作はほとんど変わっていません。^[7] CPUの主要コンポーネントには、算術演算と論理演算を実行する算術論理ユニット（ALU） 、オペランドをALUに供給し、ALU演算の結果を格納するプロセッサレジスタ、 ALU、レジスタ、およびその他のコンポーネントの協調動作を指示してフェッチ（メモリから）、デコード、および実行（命令）を調整する制御ユニットがあります。現代のCPUは、パフォーマンスを向上させるためのキャッシュと命令レベルの並列処理と、オペレーティングシステムと仮想化をサポートするためのCPUモードに多くの半導体領域を割り当てています。

現代のCPUのほとんどは集積回路（IC）マイクロプロセッサ上に実装されており、1つのICチップに1つ以上のCPUが搭載されています。複数のCPUを搭載したマイクロプロセッサチップはマルチコアプロセッサと呼ばれます。^[8]プロセッサコアと呼ばれる個々の物理CPUもマルチスレッド化され、 CPUレベルのマルチスレッドをサポートできます。 ^[9]

CPUを搭載したICには、メモリ、周辺機器インターフェース、およびコンピュータのその他のコンポーネントも含まれる場合があります。^{[10]このような統合デバイスは、}マイクロコントローラまたはシステムオンチップ（SoC）などと呼ばれます。

ENIACなどの初期のコンピュータは、異なるタスクを実行するために物理的に配線を変更する必要があったため、「固定プログラムコンピュータ」と呼ばれていました。^[11]「中央処理装置」という用語は、1955年から使用されています。^{[12] [13] 「CPU」という用語は一般に}ソフトウェア（コンピュータプログラム）実行用のデバイスとして定義されているため、CPUと呼ぶことができる最も初期のデバイスは、プログラム内蔵型コンピュータの出現によって登場しました。

プログラム内蔵型コンピュータのアイデアは、J・プレスパー・エッカートとジョン・ウィリアム・モークリーのENIACの設計時にすでに存在していたが、ENIACを早く完成させるために当初は省略された。^[14] ENIACが作られる前の1945年6月30日、数学者のジョン・フォン・ノイマンは、「EDVACに関する報告書の第一草稿」と題する論文を配布した。これは、最終的に1949年8月に完成するプログラム内蔵型コンピュータの概要であった。^[15] EDVACは、さまざまな種類の一定数の命令（または操作）を実行するように設計された。重要なのは、EDVAC用に書かれたプログラムは、コンピュータの物理的な配線で指定されるのではなく、高速コンピュータのメモリに格納されることになっていたことである。 ^[16]これにより、新しいタスクを実行するためにコンピュータを再構成するのにかなりの時間と労力が必要であるというENIACの厳しい制限が克服された。^[17]フォン・ノイマンの設計では、EDVACが実行するプログラムは、メモリの内容を変更するだけで変更できました。EDVACは最初のプログラム内蔵型コンピュータではありませんでした。小規模な実験的なプログラム内蔵型コンピュータであったマンチェスター・ベイビーは、 1948年6月21日に最初のプログラムを実行しました^[18]。マンチェスター・マーク1は、 1949年6月16日から17日の夜に最初のプログラムを実行しました^[19]。

初期のCPUは、より大型で時には独特なコンピュータの一部として使用されるカスタム設計でした。^[20]しかし、特定のアプリケーション用にカスタムCPUを設計するこの方法は、大量生産される多目的プロセッサの開発に大きく取って代わられました。 この標準化は、個別のトランジスタ メインフレームとミニコンピュータの時代に始まり、集積回路（IC）の普及とともに急速に加速しました。 ICにより、ますます複雑なCPUをナノメートルオーダーの許容誤差で設計および製造できるようになりました。^[21] CPUの小型化と標準化の両方により、専用コンピューティングマシンの限られた用途をはるかに超えて、現代生活におけるデジタル機器の存在が増加しました。 現代のマイクロプロセッサは、自動車^[22]から携帯電話^[23]、時には玩具に至るまでの電子機器に使用されています。^{[24] [25]}

プログラム内蔵型コンピュータの設計者として最もよく知られているのは、EDVACの設計によるもので、この設計はノイマン・アーキテクチャとして知られるようになったが、コンラート・ツーゼなど、彼以前にも同様のアイデアを提案し、実装していた人物もいた。^[26] EDVACより前に完成したハーバード・マークIのいわゆるハーバード・アーキテクチャ^{[27] [28]も、電子メモリではなく}パンチ紙テープを使用したプログラム内蔵型設計を採用していた。^[29]ノイマン・アーキテクチャとハーバード・アーキテクチャの主な違いは、ハーバード・アーキテクチャではCPU命令とデータの保存と処理が分離されているのに対し、ノイマン・アーキテクチャでは両方に同じメモリ空間を使用していることである。^[30]現代のCPUのほとんどは主にノイマン設計だが、ハーバード・アーキテクチャのCPUも見られ、特に組み込みアプリケーションでは顕著である。たとえば、Atmel AVRマイクロコントローラはハーバード・アーキテクチャのプロセッサである。^[31]

リレーと真空管（熱電子管）はスイッチング素子として一般的に使用されていました。^{[32] [33]}実用的なコンピュータには、数千から数万のスイッチングデバイスが必要です。システム全体の速度は、スイッチの速度に依存します。EDVACなどの真空管コンピュータは、平均して8時間ごとに故障する傾向がありましたが、リレーコンピュータ（より遅いが初期のHarvard Mark Iなど）はめったに故障しませんでした。^[13]最終的には、真空管ベースのCPUが主流になりました。これは、速度面での大きな利点が信頼性の問題を上回ったためです。これらの初期の同期CPUのほとんどは、現代のマイクロエレクトロニクス設計と比較して低いクロックレートで動作しました。100 kHzから4 MHzの範囲のクロック信号周波数は、当時は非常に一般的でしたが、それらに組み込まれたスイッチングデバイスの速度によって大きく制限されていました。^[34]

さまざまな技術の進歩により、より小型で信頼性の高い電子機器の製造が容易になるにつれ、CPUの設計は複雑になってきました。最初のこのような改善はトランジスタの登場によってもたらされました。1950年代から1960年代にかけてトランジスタ化されたCPUは、真空管やリレーなどのかさばる、信頼性の低い、壊れやすいスイッチング素子で作る必要がなくなりました。^[35]この改善により、より複雑で信頼性の高いCPUが、個別のコンポーネントを含む 1つまたは複数のプリント基板上に構築されるようになりました。

1964年、IBMはIBM System/360コンピュータアーキテクチャを発表した。これは、同じプログラムを異なる速度と性能で実行できる一連のコンピュータに使用された。^[36]これは、ほとんどの電子コンピュータが、たとえ同じメーカーのものであっても互いに互換性がなかった時代には重要なことだった。この改善を容易にするために、IBMはマイクロプログラム（「マイクロコード」と呼ばれることが多い）の概念を使用した。これは、現代のCPUで今でも広く使用されている。^[37] System/360アーキテクチャは非常に人気があり、数十年にわたってメインフレームコンピュータ市場を独占し、IBM zSeriesなどの同様の現代のコンピュータに引き継がれる遺産を残した。^{[38] [39]} 1965年、Digital Equipment Corporation （DEC）は、科学研究市場を対象としたもう1つの影響力のあるコンピュータ、 PDP-8を発表した。^[40]

トランジスタベースのコンピュータには、それ以前のものに比べていくつかの明確な利点がありました。信頼性の向上と消費電力の低減以外にも、トランジスタは真空管やリレーに比べてスイッチング時間が短いため、CPU をはるかに高速で動作させることができました。 ^[41]スイッチング素子は当時ほぼトランジスタのみでしたが、信頼性が向上し、速度が劇的に向上しました。この時期には数十メガヘルツの CPU クロック速度が容易に達成されました。^[42]さらに、個別のトランジスタや IC CPU が多用されていた一方で、単一命令複数データ(SIMD)ベクトル プロセッサなどの新しい高性能設計が登場し始めました。^{[43]これらの初期の実験的な設計は、後に}Cray IncやFujitsu Ltdが製造したような特殊なスーパーコンピュータの時代をもたらしました。^[43]

この時期に、多数の相互接続されたトランジスタをコンパクトなスペースに製造する方法が開発されました。集積回路(IC) により、単一の半導体ベースのダイ、つまり「チップ」上に多数のトランジスタを製造できるようになりました。最初は、 NOR ゲートなどの非常に基本的な非特殊デジタル回路のみがIC に小型化されました。^[44]これらの「ビルディング ブロック」 IC に基づく CPU は、一般に「小規模集積回路」(SSI) デバイスと呼ばれます。アポロ誘導コンピュータで使用されたものなどの SSI IC には、通常、最大数十個のトランジスタが含まれていました。SSI IC で CPU 全体を構築するには、数千個の個別のチップが必要でしたが、それでも以前の個別のトランジスタ設計よりもはるかに少ないスペースと電力で済みました。^[45]

IBMのSystem/360の後継機であるSystem/370では、ソリッド・ロジック・テクノロジーの個別トランジスタ・モジュールではなくSSI ICが使用されました。^{[46] [47]} DECのPDP-8 /IとKI10 PDP-10も、PDP-8とPDP-10で使用されていた個々のトランジスタからSSI ICに切り替えました。^[48]また、非常に人気のあるPDP-11シリーズは、もともとSSI ICを使用して構築されていましたが、LSIコンポーネントが実用化されると、最終的にはLSIコンポーネントで実装されました。

リー・ボイセルは、比較的少数の大規模集積回路 (LSI) から 32 ビット メインフレーム コンピュータと同等のものを構築する方法を説明した 1967 年の「マニフェスト」など、影響力のある記事を発表しました。^{[49] [50]} 100 個以上のゲートを持つチップである LSI チップを構築する唯一の方法は、金属酸化膜半導体(MOS)半導体製造プロセス( PMOS ロジック、NMOS ロジック、またはCMOSロジック) を使用して構築することでした。ただし、バイポーラ接合トランジスタは 1970 年代まで MOS チップよりも高速だったため、一部の企業はバイポーラトランジスタ ロジック(TTL) チップからプロセッサを構築し続けました(データポイントなどの少数の企業は1980 年代初頭まで TTL チップからプロセッサを構築し続けました)。^[50] 1960 年代、MOS IC は低速で​​、当初は低電力を必要とするアプリケーションでのみ有用であると考えられていました。^{[51] [52] 1968年にフェアチャイルドセミコンダクターの}フェデリコ・ファギンがシリコンゲートMOS技術を開発した後、1970年代初頭にはMOS ICがバイポーラTTLに取って代わり、標準的なチップ技術となった。^[53]

マイクロエレクトロニクス技術が進歩するにつれ、IC 上に搭載されるトランジスタの数は増加し、CPU 全体に必要な IC の数は減少しました。MSI および LSI IC により、トランジスタの数は数百、さらに数千に増加しました。1968 年までに、CPU 全体を構築するために必要な IC の数は、8 種類の IC 24 個にまで減少し、各 IC には約 1000 個の MOSFET が含まれていました。^[54] SSI および MSI の前身とはまったく対照的に、PDP-11 の最初の LSI 実装には、わずか 4 つの LSI 集積回路で構成された CPU が含まれていました。^[55]

マイクロプロセッサは、初めて導入されて以来、他のすべての中央処理装置の実装方法をほぼ完全に追い越してきました。1971年に製造された最初の市販マイクロプロセッサはIntel 4004で、1974年に製造された最初の広く使用されたマイクロプロセッサはIntel 8080でした。当時のメインフレームおよびミニコンピュータの製造業者は、古いコンピュータアーキテクチャをアップグレードするために独自のIC開発プログラムを立ち上げ、最終的には古いハードウェアおよびソフトウェアと下位互換性のある命令セット互換のマイクロプロセッサを製造しました。どこにでもあるパーソナルコンピュータの出現と最終的な成功と相まって、 CPUという用語は現在、マイクロプロセッサにほぼ独占的に適用されています^[a]。複数のCPU（コアで示される）を単一の処理チップに組み合わせることができます。^[56]

以前の世代のCPUは、1つまたは複数の回路基板上の個別のコンポーネントと多数の小さな集積回路（IC）として実装されていました。 ^[57]一方、マイクロプロセッサは、非常に少数のIC（通常は1つだけ）で製造されたCPUです。^[58]単一のダイに実装された結果、CPUのサイズが全体的に小さくなったため、ゲート寄生容量の減少などの物理的要因により、スイッチング時間が短縮されました。^{[59] [60]}これにより、同期マイクロプロセッサのクロック速度は数十メガヘルツから数ギガヘルツに及ぶようになりました。さらに、IC上に非常に小さなトランジスタを構築できるため、単一のCPUの複雑さとトランジスタの数は数倍に増加しました。この広く観察されている傾向は、ムーアの法則によって説明され、2016年までCPU（およびその他のIC）の複雑さの増加をかなり正確に予測することが証明されていました。^{[61] [62]}

CPUの複雑さ、サイズ、構造、および一般的な形状は1950年以降大きく変化しましたが、^[63]基本的な設計と機能はほとんど変わっていません。今日の一般的なCPUのほとんどは、まさにフォン・ノイマン型のプログラム内蔵型マシンと言えます。^{[64] [b]}ムーアの法則がもはや当てはまらないため、集積回路トランジスタ技術の限界に関する懸念が生じています。電子ゲートの極度の小型化により、エレクトロマイグレーションやサブスレッショルドリークなどの現象の影響がはるかに顕著になっています。^{[66] [67]}これらの新しい懸念は、研究者が量子コンピュータなどの新しいコンピューティング手法を調査したり、並列処理や古典的なフォン・ノイマンモデルの有用性を拡張する他の手法の使用を拡大したりする多くの要因の1つです。

ほとんどの CPU の基本的な動作は、物理的な形態に関係なく、プログラムと呼ばれる格納された一連の命令を実行することです。実行される命令は、何らかのコンピュータ メモリに保存されます。ほぼすべての CPU は、フェッチ、デコード、実行の各ステップに従って動作します。これらを総称して命令サイクルと呼びます。

命令の実行後、プロセス全体が繰り返され、次の命令サイクルでは通常、プログラム カウンタの値が増分されるため、次のシーケンスの命令がフェッチされます。ジャンプ命令が実行された場合、プログラム カウンタはジャンプ先の命令のアドレスを含むように変更され、プログラムの実行は通常どおり続行されます。より複雑な CPU では、複数の命令を同時にフェッチ、デコード、実行できます。このセクションでは、一般に「クラシック RISC パイプライン」と呼ばれるものについて説明します。これは、多くの電子デバイス (多くの場合、マイクロコントローラと呼ばれます) で使用される単純な CPU では非常に一般的です。CPU キャッシュの重要な役割、つまりパイプラインのアクセス ステージはほとんど無視されています。

一部の命令は、結果データを直接生成するのではなく、プログラム カウンタを操作します。このような命令は一般に「ジャンプ」と呼ばれ、ループ、条件付きプログラム実行 (条件付きジャンプの使用による)、関数の存在などのプログラムの動作を容易にします。^{[c]一部のプロセッサでは、他の命令によって}「フラグ」レジスタのビットの状態が変更されます。これらのフラグは、さまざまな操作の結果を示すことが多いため、プログラムの動作に影響を与えるために使用できます。たとえば、このようなプロセッサでは、「比較」命令は 2 つの値を評価し、フラグ レジスタのビットを設定またはクリアして、どちらが大きいか、または等しいかを示します。これらのフラグの 1 つは、後のジャンプ命令でプログラム フローを決定するために使用できます。

フェッチとは、プログラム メモリから命令(数値または数値シーケンスで表されます) を取得することです。プログラム メモリ内の命令の位置 (アドレス) は、プログラム カウンタ(PC、 Intel x86 マイクロプロセッサでは「命令ポインタ」と呼ばれます) によって決定されます。PC には、次にフェッチする命令のアドレスを識別する数値が格納されます。命令がフェッチされた後、PC は命令の長さだけ増加し、シーケンス内の次の命令のアドレスが格納されます。^[d]フェッチする命令は、比較的低速なメモリから取得する必要があることが多く、命令が返されるのを待つ間、CPU が停止する原因となります。この問題は、最近のプロセッサでは、キャッシュとパイプライン アーキテクチャによって主に解決されています (以下を参照)。

CPU がメモリからフェッチする命令によって、CPU の動作が決まります。命令デコーダと呼ばれるバイナリ デコーダ回路によって実行されるデコード ステップで、命令は CPU の他の部分を制御する信号に変換されます。

命令の解釈方法は、CPU の命令セット アーキテクチャ (ISA) によって定義されます。^[e]多くの場合、命令内の 1 つのビット グループ (つまり、「フィールド」) は、オペコードと呼ばれ、どの操作を実行するかを示します。残りのフィールドは通常、オペランドなど、操作に必要な補足情報を提供します。これらのオペランドは、定数値 (即値と呼ばれる) として指定することも、アドレス指定モードによって決定されるプロセッサ レジスタまたはメモリ アドレスである値の位置として指定することもできます。

一部の CPU 設計では、命令デコーダはハードワイヤードの変更不可能なバイナリ デコーダ回路として実装されています。他の設計では、マイクロプログラムを使用して命令を CPU 構成信号のセットに変換し、複数のクロック パルスにわたって順次適用します。マイクロプログラムを格納するメモリが書き換え可能な場合もあり、その場合は CPU が命令をデコードする方法を変更できます。

フェッチおよびデコード ステップの後、実行ステップが実行されます。CPU アーキテクチャに応じて、これは単一のアクションまたは一連のアクションで構成されます。各アクション中、制御信号は CPU のさまざまな部分を電気的に有効または無効にして、必要な操作のすべてまたは一部を実行できるようにします。その後、アクションは、通常はクロック パルスに応答して完了します。多くの場合、結果は後続の命令ですばやくアクセスできるように、内部 CPU レジスタに書き込まれます。他の場合には、結果は低速ですが、より安価で大容量のメイン メモリに書き込まれることがあります。

たとえば、加算を実行する命令を実行する場合、オペランド (合計する数値) を含むレジスタがアクティブ化され、加算を実行する算術論理ユニット(ALU) の部品もアクティブ化されます。クロック パルスが発生すると、オペランドがソース レジスタから ALU に流れ込み、その合計が出力に表示されます。後続のクロック パルスでは、他のコンポーネントが有効化 (および無効化) され、出力 (演算の合計) がストレージ (レジスタやメモリなど) に移動します。結果の合計が大きすぎる場合 (つまり、ALU の出力ワード サイズより大きい場合)、算術オーバーフロー フラグが設定され、次の演算に影響します。

CPU の回路には、実行可能な一連の基本操作が組み込まれており、これを命令セットと呼びます。このような操作には、たとえば、2 つの数値の加算や減算、2 つの数値の比較、プログラムの別の部分へのジャンプなどが含まれます。各命令は、機械語オペコードと呼ばれる固有のビットの組み合わせで表されます。命令の処理中、CPU はオペコードを (バイナリ デコーダーを介して) 制御信号にデコードし、CPU の動作を調整します。完全な機械語命令は、オペコードと、多くの場合、操作の引数を指定する追加のビット (たとえば、加算操作の場合の合計数) で構成されます。複雑さのスケールが上がると、機械語プログラムは、CPU が実行する機械語命令のコレクションになります。

各命令の実際の数学的演算は、CPU プロセッサ内の算術論理ユニット(ALU) と呼ばれる組み合わせ論理回路によって実行されます。一般的に、CPU は命令をメモリからフェッチし、ALU を使用して演算を実行し、結果をメモリに格納することによって命令を実行します。整数の数学演算と論理演算の命令の他に、メモリからデータをロードしてそれを保存するための命令、分岐演算、CPU の浮動小数点ユニット(FPU) によって実行される浮動小数点数の数学的演算など、さまざまな機械命令が存在します。^[68]

制御ユニット( CU) は、プロセッサの動作を指示する CPU のコンポーネントです。コンピュータのメモリ、演算論理ユニット、入出力デバイスに、プロセッサに送信された命令にどのように応答するかを指示します。

CUはタイミングと制御信号を提供することで、他のユニットの動作を指示します。ほとんどのコンピュータリソースはCUによって管理されています。CUはCPUと他のデバイス間のデータの流れを指示します。ジョン・フォン・ノイマンは、コントロールユニットをフォン・ノイマン・アーキテクチャの一部として組み込みました。現代のコンピュータ設計では、コントロールユニットは通常CPUの内部部品であり、その全体的な役割と動作は導入以来変わっていません。^[69]

算術論理ユニット (ALU) は、整数算術演算とビット単位の論理演算を実行するプロセッサ内のデジタル回路です。ALU への入力は、演算対象となるデータ ワード (オペランドと呼ばれる)、以前の演算のステータス情報、および実行する演算を示す制御ユニットからのコードです。実行される命令に応じて、オペランドは内部 CPU レジスタ、外部メモリ、または ALU 自体によって生成された定数 から取得されます。

すべての入力信号が安定し、ALU 回路を通過したら、実行された演算の結果が ALU の出力に表示されます。結果は、レジスタまたはメモリに格納されるデータ ワードと、通常はこの目的のために予約された特別な内部 CPU レジスタに格納されるステータス情報の両方で構成されます。

最近の CPU には通常、パフォーマンスを向上させるために複数の ALU が含まれています。

^{アドレス生成ユニット（AGU）は、アドレス計算ユニット（ACU） [70]}とも呼ばれ、CPUがメインメモリにアクセスするために使用するアドレスを計算するCPU内の実行ユニットです。アドレス計算をCPUの残りの部分と並行して動作する別の回路で処理することで、さまざまなマシン命令を実行するために必要なCPUサイクル数を削減し、パフォーマンスを向上させることができます。

さまざまな操作を実行する際、CPU はメモリからデータをフェッチするために必要なメモリ アドレスを計算する必要があります。たとえば、CPU が実際のメモリ位置からデータをフェッチする前に、配列要素のメモリ内位置を計算する必要があります。これらのアドレス生成計算には、加算、減算、モジュロ演算、ビット シフトなどのさまざまな整数算術演算が含まれます。多くの場合、メモリ アドレスの計算には複数の汎用マシン命令が含まれますが、これらの命令は必ずしもすぐにデコードして実行されるわけではありません。CPU 設計に AGU を組み込み、AGU を使用する特殊な命令を導入することで、さまざまなアドレス生成計算を CPU の残りの部分からオフロードでき、多くの場合、単一の CPU サイクルですばやく実行できます。

AGU の機能は、特定の CPU とそのアーキテクチャによって異なります。したがって、一部の AGU はより多くのアドレス計算操作を実装して公開しますが、一部の AGU には、一度に複数のオペランドを操作できるより高度な特殊命令も含まれています。一部の CPU アーキテクチャには複数の AGU が含まれており、複数のアドレス計算操作を同時に実行できます。これにより、高度な CPU 設計のスーパースカラー特性により、パフォーマンスがさらに向上します。たとえば、Intel はSandy BridgeおよびHaswell マイクロアーキテクチャに複数の AGU を組み込んでおり、複数のメモリ アクセス命令を並行して実行できるようにすることで、CPU メモリ サブシステムの帯域幅を増やしています。

多くのマイクロプロセッサ（スマートフォン、デスクトップ、ラップトップ、サーバー コンピュータ）にはメモリ管理ユニットがあり、論理アドレスを物理 RAM アドレスに変換し、メモリ保護とページング機能を提供し、仮想メモリに役立ちます。より単純なプロセッサ、特にマイクロコントローラには、通常、MMU は含まれていません。

CPUキャッシュ^[71]は、コンピュータの中央処理装置（CPU）がメインメモリからデータにアクセスするための平均コスト（時間またはエネルギー）を削減するために使用するハードウェアキャッシュです。キャッシュはプロセッサコアに近い、より小さく高速なメモリで、頻繁に使用されるメインメモリの場所からデータのコピーを保存します。ほとんどのCPUには、命令キャッシュとデータキャッシュを含むさまざまな独立したキャッシュがあり、データキャッシュは通常、より多くのキャッシュレベル（L1、L2、L3、L4など）の階層として構成されています。

最新の（高速な）CPU（いくつかの特殊な例外を除く^[f]）はすべて、複数レベルのCPUキャッシュを備えています。キャッシュを使用した最初のCPUには、1レベルのキャッシュしかありませんでした。後のレベル1キャッシュとは異なり、L1d（データ用）とL1i（命令用）に分割されていませんでした。キャッシュを備えた現在のほぼすべてのCPUは、分割されたL1キャッシュを備えています。また、L2キャッシュもあり、大規模なプロセッサではL3キャッシュもあります。L2キャッシュは通常は分割されておらず、すでに分割されているL1キャッシュの共通リポジトリとして機能します。マルチコアプロセッサのすべてのコアには専用のL2キャッシュがあり、通常はコア間で共有されません。L3キャッシュと上位レベルのキャッシュはコア間で共有され、分割されていません。L4キャッシュは現在一般的ではなく、通常はスタティックランダムアクセスメモリ（SRAM）ではなく、別のダイまたはチップ上のダイナミックランダムアクセスメモリ（DRAM）にあります。これは歴史的に L1 の場合も同様でしたが、チップが大きくなると L1 と、一般的には最後のレベルを除くすべてのキャッシュ レベルの統合が可能になりました。キャッシュの各追加レベルは大きくなる傾向があり、最適化方法も異なります。

他の種類のキャッシュも存在します (上記の最も重要なキャッシュの「キャッシュ サイズ」にはカウントされません)。たとえば、ほとんどの CPU が備えているメモリ管理ユニット(MMU)の一部である変換ルックアサイド バッファ(TLB) などです。

キャッシュのサイズは一般的に2の累乗、2、8、16などKiBまたはMiB（より大きな非L1サイズ）ですが、IBM z13には96KiBのL1命令キャッシュがあります。^[72]

ほとんどの CPU は同期回路です。つまり、連続的な操作のペースを決めるためにクロック信号を使用します。クロック信号は、周期的な方形波の形で毎秒一定数のパルスを生成する外部発振回路によって生成されます。クロック パルスの周波数によって、CPU が命令を実行する速度が決まります。したがって、クロックが速いほど、CPU が毎秒実行する命令の数が多くなります。

CPU の適切な動作を保証するために、クロック周期は、すべての信号が CPU を伝搬 (移動) するのに必要な最大時間よりも長くなっています。クロック周期を最悪の伝搬遅延よりも十分に大きい値に設定すると、CPU 全体と、立ち上がりおよび立ち下がりクロック信号の「エッジ」の周囲でデータを移動する方法の設計が可能になります。これには、設計の観点とコンポーネント数の観点から CPU を大幅に簡素化できるという利点があります。ただし、CPU の一部が非常に高速であるにもかかわらず、CPU 全体が最も遅い要素を待たなければならないという欠点もあります。この制限は、CPU の並列性を高めるさまざまな方法によってほぼ補われています (以下を参照)。

ただし、アーキテクチャの改善だけでは、グローバル同期 CPU の欠点がすべて解決されるわけではありません。たとえば、クロック信号は、他の電気信号の遅延の影響を受けます。ますます複雑化する CPU のクロック レートが高くなると、ユニット全体でクロック信号を同位相 (同期) に保つことが難しくなります。このため、多くの最新の CPU では、1 つの信号が大幅に遅延して CPU が誤動作することを避けるために、複数の同一クロック信号を提供する必要があります。クロック レートが劇的に高くなると、CPUによって放出される熱の量も大きな問題になります。クロックが絶えず変化すると、その時点で使用されているかどうかに関係なく、多くのコンポーネントが切り替わります。一般に、切り替わるコンポーネントは、静的な状態の要素よりも多くのエネルギーを使用します。したがって、クロック レートが増加すると、エネルギー消費も増加し、CPU 冷却ソリューションの形でCPU の熱放散を増やす必要があります。

不要なコンポーネントの切り替えに対処する方法の1つはクロックゲーティングと呼ばれ、不要なコンポーネントへのクロック信号をオフにする（実質的に無効にする）ことです。しかし、これは実装が難しいとみなされることが多く、非常に低消費電力の設計以外では一般的に使用されていません。広範なクロックゲーティングを使用する最近の注目すべきCPU設計の1つは、Xbox 360で使用されているIBM PowerPCベースのXenonです。これにより、Xbox 360の電力要件が削減されます。^[73]

グローバルクロック信号の問題に対処するもう 1 つの方法は、クロック信号を完全に削除することです。グローバルクロック信号を削除すると、設計プロセスがさまざまな点でかなり複雑になりますが、非同期 (またはクロックレス) 設計は、同様の同期設計と比較して、消費電力と放熱の点で顕著な利点があります。あまり一般的ではありませんが、非同期 CPU全体がグローバルクロック信号を使用せずに構築されています。その 2 つの注目すべき例として、ARM準拠のAMULETとMIPS R3000 互換の MiniMIPS があります。^[74]

クロック信号を完全に除去するのではなく、一部のCPU設計では、非同期ALUをスーパースカラーパイプラインと組み合わせて使用​​して、演算性能を向上させるなど、デバイスの特定の部分を非同期にすることができます。完全に非同期の設計が同期の設計と同等またはそれ以上のレベルでパフォーマンスを発揮できるかどうかは完全には明らかではありませんが、少なくとも単純な数学演算では優れていることは明らかです。これは、優れた消費電力と放熱特性と相まって、組み込みコンピューターに非常に適しています。^[75]

最近の CPU の多くには、CPU 回路へのオンデマンドの電圧供給を調整してパフォーマンスと電力消費のバランスを保つ、ダイに統合された電源管理モジュールが搭載されています。

すべての CPU は数値を特定の方法で表現します。たとえば、初期のデジタル コンピューターの中には、よく知られている10 進数(基数 10)の数値システム値で数値を表現するものもあれば、3進数(基数 3)などのより珍しい表現を採用したものもありました。ほぼすべての最新の CPU は数値を2 進数形式で表現し、各桁は「高」または「低」電圧などの 2 値の物理量で表現されます。^[g]

数値表現に関連しているのが、CPU が表現できる整数のサイズと精度です。バイナリ CPU の場合、これは CPU が 1 回の操作で処理できるビット数 (バイナリでエンコードされた整数の有効桁数) で測定され、一般にワード サイズ、ビット幅、データ パス幅、整数精度、または整数サイズと呼ばれます。CPU の整数サイズによって、CPU が直接操作できる整数値の範囲が決まります。^[h]たとえば、8 ビットCPU は、8 ビットで表される整数を直接操作できます。この整数の範囲は、256 (2 ⁸ ) 個の離散整数値です。

整数範囲は、CPU が直接アドレス指定できるメモリ位置の数にも影響します (アドレスは特定のメモリ位置を表す整数値です)。たとえば、バイナリ CPU が 32 ビットを使用してメモリ アドレスを表す場合、2 ^{32 のメモリ位置を直接アドレス指定できます。この制限を回避するため、および他のさまざまな理由から、一部の CPU では、追加のメモリをアドレス指定できるメカニズム (}バンク切り替えなど) を使用しています。

ワード サイズが大きい CPU は、より多くの回路を必要とするため、物理的に大きくなり、コストが高くなり、消費電力も大きくなります (したがって、発熱量も大きくなります)。その結果、はるかに大きいワード サイズ (16、32、64、さらには 128 ビットなど) の CPU が利用可能であるにもかかわらず、現代のアプリケーションでは、より小型の 4 ビットまたは 8 ビットのマイクロコントローラが一般的に使用されています。ただし、より高いパフォーマンスが必要な場合は、ワード サイズが大きいこと (データ範囲とアドレス空間が大きいこと) の利点が欠点を上回る場合があります。CPU は、サイズとコストを削減するために、ワード サイズよりも短い内部データ パスを持つことができます。たとえば、IBM System/360 の 命令セット アーキテクチャは32 ビット命令セットでしたが、System/360モデル 30およびモデル 40では算術論理ユニットに 8 ビットのデータ パスがあったため、32 ビットの加算にはオペランドの 8 ビットごとに 1 サイクル、合計 4 サイクルが必要でした。また、Motorola 68000 シリーズの命令セットは 32 ビット命令セットでしたが、Motorola 68000およびMotorola 68010では算術論理ユニットに 16 ビットのデータ パスがあったため、32 ビットの加算には 2 サイクルが必要でした。

低いビット長と高いビット長の両方の利点を活用するため、多くの命令セットでは整数データと浮動小数点データで異なるビット幅が採用されており、その命令セットを実装するCPUはデバイスのさまざまな部分で異なるビット幅を持つことができる。たとえば、IBM System/360の命令セットは主に32ビットだったが、浮動小数点数の精度と範囲を高めるために64ビットの浮動小数点値もサポートしていた。 ^[37] System/360 Model 65には、10進数と固定小数点の2進数演算用に8ビット加算器があり、浮動小数点演算用に60ビット加算器があった。^[76]その後の多くのCPU設計では、特に整数と浮動小数点機能の適切なバランスが求められる汎用用途向けのプロセッサでは、同様の混合ビット幅が採用されている。

前のセクションで説明した CPU の基本動作は、CPU が取り得る最も単純な形式について説明しています。このタイプの CPU は、通常サブスカラーと呼ばれ、一度に 1 つまたは 2 つのデータに対して 1 つの命令を操作して実行します。つまり、1クロック サイクルあたりの命令数は 1 つ未満です( IPC < 1 )。

このプロセスにより、サブスカラー CPU に固有の非効率性が生じます。一度に実行される命令は 1 つだけなので、CPU 全体は、その命令が完了するまで次の命令に進むのを待たなければなりません。その結果、サブスカラー CPU は、実行が完了するまでに 1 クロック サイクル以上かかる命令で「ハングアップ」します。2 つ目の実行ユニットを追加しても(下記参照)、パフォーマンスはそれほど向上しません。1 つの経路がハングアップするのではなく、2 つの経路がハングアップし、未使用のトランジスタの数が増えます。CPU の実行リソースが一度に 1 つの命令のみで動作できるこの設計では、スカラーパフォーマンス (1 クロック サイクルあたり 1 つの命令、IPC = 1 ) しか達成できません。ただし、パフォーマンスはほぼ常にサブスカラーです (1 クロック サイクルあたり 1 つの命令未満、IPC < 1 )。

スカラーとより優れたパフォーマンスを実現しようとする試みの結果、CPU の動作が線形ではなく並列的になるさまざまな設計手法が生まれました。CPU の並列性について言及する場合、これらの設計手法を分類するために通常 2 つの用語が使用されます。

• 命令レベルの並列処理(ILP) は、CPU 内での命令の実行速度の向上 (つまり、オンダイ実行リソースの使用の増加) を目指します。
• タスクレベルの並列処理(TLP)。CPUが同時に実行できるスレッドまたはプロセスの数を増やすことを目的としています

それぞれの方法論は、実装方法だけでなく、アプリケーションのCPUパフォーマンスを向上させる相対的な効果も異なります。^[i]

並列性を高める最も簡単な方法の 1 つは、前の命令の実行が完了する前に、命令のフェッチとデコードの最初のステップを開始することです。これは命令パイプラインと呼ばれる手法で、ほぼすべての最新の汎用 CPU で使用されています。パイプラインにより、実行経路を個別のステージに分割することで、一度に複数の命令を実行できます。この分離は、アセンブリ ラインに例えることができます。アセンブリ ラインでは、命令は実行パイプラインを出てリタイアされるまで、ステージごとにより完成度が高まります。

ただし、パイプライン化により、次の操作を完了するために前の操作の結果が必要になる状況が発生する可能性があります。これは、データ依存性の競合と呼ばれることがよくあります。したがって、パイプライン プロセッサは、このような状況をチェックし、必要に応じてパイプラインの一部を遅延させる必要があります。パイプライン プロセッサは、パイプライン ストール (1 つのステージで 1 クロック サイクル以上を費やす命令) によってのみ抑制され、ほぼスカラーになります。

命令パイプラインの改善により、CPUコンポーネントのアイドル時間がさらに短縮されました。スーパースカラと呼ばれる設計には、長い命令パイプラインと、ロードストアユニット、算術論理ユニット、浮動小数点ユニット、アドレス生成ユニットなどの複数の同一の実行ユニットが含まれます。^[77]スーパースカラパイプラインでは、命令が読み取られてディスパッチャに渡され、ディスパッチャは命令を並列（同時）に実行できるかどうかを決定します。並列実行できる場合は、命令は実行ユニットにディスパッチされ、同時に実行されます。一般に、スーパースカラCPUが1サイクルで完了する命令の数は、実行ユニットに同時にディスパッチできる命令の数に依存します。

スーパースカラ CPU アーキテクチャの設計における難しさのほとんどは、効果的なディスパッチャの作成にあります。ディスパッチャは、命令を並列に実行できるかどうかをすばやく判断し、できるだけ多くの実行ユニットがビジー状態になるように命令をディスパッチできる必要があります。そのためには、命令パイプラインをできるだけ頻繁に満たす必要があり、大量のCPU キャッシュが必要です。また、高いレベルのパフォーマンスを維持するために、分岐予測、投機的実行、レジスタ名の変更、アウトオブオーダー実行、トランザクションメモリなどのハザード回避手法が重要になります。条件付き命令がどの分岐 (またはパス) を取るかを予測することで、CPUは条件付き命令が完了するまでパイプライン全体が待機しなければならない回数を最小限に抑えることができます。投機的実行は、条件付き操作が完了した後には不要になる可能性のあるコード部分を実行することで、パフォーマンスをわずかに向上させることがよくあります。アウトオブオーダー実行は、データ依存性による遅延を減らすために、命令の実行順序をある程度並べ替えます。また、単一命令ストリーム、複数データ ストリームの場合、つまり同じタイプの大量のデータを処理する必要がある場合、最新のプロセッサはパイプラインの一部を無効にして、単一命令が何度も実行されるときに CPU がフェッチ フェーズとデコード フェーズをスキップできるようにすることで、特にビデオ作成ソフトウェアや写真処理などの非常に単調なプログラム エンジンでは、特定の状況でパフォーマンスが大幅に向上します。

CPU の一部がスーパースカラーである場合、そうでない部分はスケジュール停止によりパフォーマンスが低下します。Intel P5 Pentiumには、クロック サイクルごとに 1 つの命令を受け入れることができる 2 つのスーパースカラー ALU がありましたが、FPU は受け入れることができませんでした。したがって、P5 は整数スーパースカラーでしたが、浮動小数点スーパースカラーではありませんでした。Intel の P5 アーキテクチャの後継であるP6 では、浮動小数点機能にスーパースカラー機能が追加されました。

シンプルなパイプラインとスーパースカラー設計により、CPU は 1 クロック サイクルあたり 1 命令を超える速度で命令を実行できるようになり、CPU の ILP が向上します。最近の CPU 設計のほとんどは、少なくともある程度スーパースカラーであり、過去 10 年間に設計されたほぼすべての汎用 CPU はスーパースカラーです。近年、高 ILP コンピューターの設計における重点は、CPU のハードウェアからソフトウェア インターフェイス、つまり命令セット アーキテクチャ(ISA) に移っています。非常に長い命令語(VLIW)の戦略により、一部の ILP がソフトウェアによって直接暗示されるようになり、ILP を高めるための CPU の作業が軽減され、設計の複雑さが軽減されます。

パフォーマンスを向上させるもう一つの戦略は、複数のスレッドまたはプロセスを並列に実行することです。この研究分野は並列コンピューティングとして知られています。^[78]フリンの分類法では、この戦略は複数命令ストリーム、複数データストリーム（MIMD）として知られています。 ^[79]

この目的で使用される技術の 1 つがマルチプロセッシング(MP) です。^[80]この技術の最初のタイプは対称型マルチプロセッシング(SMP) として知られており、少数の CPU がメモリ システムの一貫したビューを共有します。この方式では、各 CPU に追加のハードウェアがあり、常に最新のメモリ ビューを維持します。メモリの古いビューを回避することで、CPU は同じプログラムで協力し、プログラムを 1 つの CPU から別の CPU に移行できます。協力する CPU の数を少数以上に増やすために、非均一メモリ アクセス(NUMA) やディレクトリ ベースの一貫性プロトコルなどの方式が 1990 年代に導入されました。SMP システムは少数の CPU に制限されていますが、NUMA システムは数千のプロセッサで構築されています。当初、マルチプロセッシングは複数の個別の CPU とボードを使用して構築され、プロセッサ間の相互接続を実装していました。プロセッサとその相互接続がすべて 1 つのチップに実装されている場合、そのテクノロジはチップレベル マルチプロセッシング (CMP) と呼ばれ、1 つのチップはマルチコア プロセッサと呼ばれます。

その後、より細分化された並列処理が単一のプログラムで存在することが判明しました。単一のプログラムには、別々にまたは並行して実行できる複数のスレッド (または関数) がある場合があります。このテクノロジの最も初期の例のいくつかは、直接メモリ アクセスなどの入出力処理を計算スレッドとは別のスレッドとして実装しました。このテクノロジに対するより一般的なアプローチは、システムが複数の計算スレッドを並行して実行するように設計された 1970 年代に導入されました。このテクノロジは、マルチスレッド(MT) として知られています。このアプローチは、マルチプロセッシングよりもコスト効率が高いと考えられています。これは、MP の場合のように CPU 全体が複製されるのに対し、MT をサポートするために CPU 内の少数のコンポーネントのみが複製されるためです。MT では、実行ユニットと、キャッシュを含むメモリ システムが複数のスレッド間で共有されます。MT の欠点は、マルチスレッドのハードウェア サポートが MP よりもソフトウェアから見えやすいため、オペレーティング システムなどのスーパーバイザー ソフトウェアは、MT をサポートするために大きな変更を加える必要があることです。実装された MT の 1 つのタイプは、テンポラル マルチスレッドと呼ばれ、外部メモリからデータが返されるのを待って停止するまで、1 つのスレッドが実行されます。この方式では、CPU は実行準備が整った別のスレッドにすばやくコンテキストを切り替えます。この切り替えは、UltraSPARC T1などの 1 CPU クロック サイクルで行われることがよくあります。MT のもう 1 つのタイプは同時マルチスレッドで、複数のスレッドからの命令が 1 CPU クロック サイクル内で並行して実行されます。

1970 年代から 2000 年代初頭までの数十年間、高性能汎用 CPU の設計では、主にパイプライン、キャッシュ、スーパースカラー実行、アウトオブオーダー実行などのテクノロジによって高い ILP を達成することに重点が置かれていました。この傾向は、Intel Pentium 4などの大規模で電力を大量に消費する CPU で頂点に達しました。2000 年代初頭までに、CPU の動作周波数とメイン メモリの動作周波数の差が拡大し、ILP 手法がより難解になったために CPU の電力消費が増大したため、CPU 設計者は ILP 手法による高性能の達成を妨げられました。

その後、CPU 設計者は、トランザクション処理などの商用コンピューティング市場からアイデアを借用しました。トランザクション処理では、スループットコンピューティングとも呼ばれる複数のプログラムの総合的なパフォーマンスが、単一のスレッドまたはプロセスのパフォーマンスよりも重要になりました。

この重点の逆転は、デュアルコアおよびコア数の多いプロセッサ設計の急増、特にスーパースカラーではないP6アーキテクチャに似た Intel の新しい設計によって証明されています。x86-64 Opteron および Athlon 64 X2、SPARC UltraSPARC T1、IBM POWER4 および POWER5 を含むいくつかのプロセッサ ファミリの最近の設計、および Xbox 360のトリプルコアPowerPC設計やPlayStation 3 の 7 コア Cell マイクロプロセッサなどのいくつかのビデオゲームコンソールCPUでCMPが採用されています。

プロセッサ（そしてコンピューティング全般）の、あまり一般的ではないがますます重要になっているパラダイムは、データの並列処理を扱うものである。これまでに説明したプロセッサはすべて、ある種のスカラーデバイスと呼ばれている。^[j]名前が示すように、ベクトルプロセッサは、1 つの命令のコンテキストで複数のデータを処理します。これは、命令ごとに 1 つのデータを処理するスカラープロセッサとは対照的です。Flynnの分類法を使用すると、これらの 2 つのデータ処理スキームは、一般に、それぞれ単一命令ストリーム、複数データストリーム ( SIMD ) および単一命令ストリーム、単一データストリーム ( SISD ) と呼ばれます。ベクトル データを処理するプロセッサを作成することの大きな利点は、大量のデータに対して同じ操作 (たとえば、合計やドット積) を実行する必要がある傾向があるタスクを最適化することにあります。これらの種類のタスクの典型的な例としては、マルチメディアアプリケーション (画像、ビデオ、サウンド) や、多くの種類の科学およびエンジニアリング タスクなどがあります。スカラー プロセッサは、データ セット内の各命令と値のフェッチ、デコード、実行のプロセス全体を完了する必要がありますが、ベクター プロセッサは、1 つの命令で比較的大きなデータ セットに対して 1 つの操作を実行できます。これは、アプリケーションが、1 つの操作を大きなデータ セットに適用する多くの手順を必要とする傾向がある場合にのみ可能です。

Cray-1などの初期のベクトル プロセッサのほとんどは、科学研究や暗号化アプリケーションにほぼ専ら関連付けられていました。しかし、マルチメディアがデジタル メディアに大きく移行するにつれて、汎用プロセッサで何らかの形式の SIMD が必要になるようになりました。汎用プロセッサに浮動小数点ユニットを組み込むことが一般的になり始めてから間もなく、汎用プロセッサ用の SIMD 実行ユニットの仕様と実装も登場し始めました。^{[いつ? ]}これらの初期の SIMD 仕様の一部 (HP のMultimedia Acceleration eXtensions (MAX) や Intel のMMXなど) は整数のみでした。これは、SIMD のメリットを受けるアプリケーションの多くが主に浮動小数点数を扱うため、一部のソフトウェア開発者にとって大きな障害となりました。徐々に、開発者はこれらの初期の設計を改良して作り直し、通常は 1 つの命令セット アーキテクチャ(ISA)に関連付けられている一般的な最新の SIMD 仕様の一部になりました。最近の注目すべき例としては、Intel のストリーミング SIMD 拡張命令(SSE) や PowerPC 関連のAltiVec (VMX とも呼ばれる) などがあります。^[k]

多くの最新アーキテクチャ（組み込み型を含む）には、ハードウェアパフォーマンスカウンター（HPC）が含まれていることが多く、これにより、低レベル（命令レベル）の収集、ベンチマーク、デバッグ、または実行中のソフトウェアメトリックの分析が可能になります。^{[81] [82] HPCは}、リターン指向プログラミング（ROP）やシグネチャリターン​​指向プログラミング（SROP）のエクスプロイトなど、ソフトウェアの異常なまたは疑わしいアクティビティを発見して分析するためにも使用されます。 ^[83]これは通常、ソフトウェアセキュリティチームによって悪意のあるバイナリプログラムを評価して見つけるために行われます。^[84]

多くの主要ベンダー（ IBM、Intel、AMD、Armなど）は、CPUのレジスタからデータを収集してメトリクスを取得するために使用できるソフトウェアインターフェイス（通常はC / C ++で記述）を提供しています。^[85]perfオペレーティングシステムベンダーも、 （Linux）などのカーネルやアプリケーションの実行中のCPUイベントを記録、ベンチマーク、またはトレースするソフトウェアを提供しています。

ハードウェアカウンタは、CPUのコア要素（機能ユニット、キャッシュ、メインメモリなど）に関連する包括的なパフォーマンスメトリックを収集するためのオーバーヘッドの少ない方法を提供します。これは、ソフトウェアプロファイラに比べて大きな利点です。^[86]さらに、通常、プログラムの基盤となるソースコードを変更する必要がありません。^{[87] [88]}ハードウェア設計はアーキテクチャによって異なるため、ハードウェアカウンタの具体的なタイプと解釈も変わります。

最近の CPU のほとんどには、オペレーティング システムと仮想化をサポートするための特権モードがあります。

クラウドコンピューティングでは仮想化を利用して、個別のユーザーに仮想中央処理装置^[89]（vCPU）を提供することができます。 ^[90]

ホストは、仮想システムが動作している物理マシンの仮想版です。^[91]複数の物理マシンが連携して動作し、全体として管理されている場合、グループ化されたコンピューティングリソースとメモリリソースはクラスターを形成します。一部のシステムでは、クラスターへの動的な追加と削除が可能です。ホストレベルとクラスターレベルで利用可能なリソースは、細かい粒度でリソースプールに分割できます。

プロセッサのパフォーマンスや速度は、他の多くの要因の中でも、クロックレート（通常はヘルツの倍数で示される）とクロックあたりの命令数（IPC）に依存しており、これらはCPUが実行できる1秒あたりの命令数（IPS）の要因となります。 ^[92] 報告されたIPS値の多くは、分岐の少ない人工的な命令シーケンスでの「ピーク」実行速度を表していますが、実際のワークロードは命令とアプリケーションの混合で構成されており、その中には他の命令よりも実行に時間がかかるものもあります。メモリ階層のパフォーマンスもプロセッサのパフォーマンスに大きく影響しますが、IPSの計算ではほとんど考慮されていません。これらの問題のため、一般的に使用されるアプリケーションで実際の有効パフォーマンスを測定するために、この目的のための「ベンチマーク」と呼ばれることが多いさまざまな標準化されたテスト（ SPECintなど）が開発されました。

コンピュータの処理性能は、マルチコアプロセッサを使用することで向上します。これは、本質的に、2つ以上の個別のプロセッサ（この意味ではコアと呼ばれます）を1つの集積回路に接続することです。^[93]理想的には、デュアルコアプロセッサはシングルコアプロセッサのほぼ2倍の性能になります。実際には、不完全なソフトウェアアルゴリズムと実装により、パフォーマンスの向上ははるかに小さく、約50％にすぎません。^[94]プロセッサのコア数を増やすと（つまり、デュアルコア、クアッドコアなど）、処理できる作業負荷が増加します。つまり、プロセッサは、CPUに負担をかける可能性のある多数の非同期イベント、割り込みなどを処理できるようになります。これらのコアは、処理工場の異なるフロアと考えることができます。各フロアは異なるタスクを処理します。単一のコアでは情報を処理できない場合、これらのコアは隣接するコアと同じタスクを処理することがあります。マルチコアCPUは、追加の処理能力を提供することで、コンピュータが複数のタスクを同時に実行する能力を強化します。しかし、速度の向上は追加されたコアの数に直接比例するわけではありません。これは、コアが特定のチャネルを介して相互作用する必要があり、このコア間通信が利用可能な処理速度の一部を消費するためです。^[95]

同時マルチスレッドやアンコアなど、CPUの実際のリソースを共有しながら使用率を高める現代のCPUの特定の機能により、パフォーマンスレベルとハードウェアの使用状況を監視することは徐々に複雑な作業になってきました。^[96]その対応として、一部のCPUは、CPUのさまざまな部分の実際の使用状況を監視し、ソフトウェアからアクセスできるさまざまなカウンターを提供する追加のハードウェアロジックを実装しています。一例として、Intelのパフォーマンスカウンターモニターテクノロジーがあります。^[9]

• HowStuffWorksのマイクロプロセッサの仕組み。
• 世界を揺るがした 25 個のマイクロチップ -電気電子技術者協会による記事。