メモリリフレッシュ

メモリリフレッシュとは、コンピュータメモリの領域から情報を定期的に読み取り、その情報を保存する目的で、読み取った情報を変更せずに同じ領域に直ちに書き直すプロセスです。^{[1]メモリリフレッシュは、コンピュータメモリで最も広く使用されているタイプの半導体}ダイナミックランダムアクセスメモリ（DRAM）の動作中に必要なバックグラウンドメンテナンスプロセスであり、実際にはこのクラスのメモリの特徴です。^[2]

DRAMチップでは、メモリデータの各ビットは、チップ上の小さなコンデンサの電荷の有無として保存されます。 ^{[2] [3]}時間が経つにつれて、メモリセルの電荷は漏れ出すため、リフレッシュしないと保存されたデータは最終的に失われます。これを防ぐために、外部回路が定期的に各セルを読み取って再書き込みし、コンデンサの電荷を元のレベルに戻します。各メモリリフレッシュサイクルでは、メモリセルの次の領域がリフレッシュされるため、連続したサイクルでチップ上のすべてのセルが繰り返しリフレッシュされます。このプロセスは通常、メモリ回路によってバックグラウンドで自動的に実行され、ユーザーには透過的です。^[2]リフレッシュサイクルの実行中、メモリは通常の読み取りおよび書き込み操作に使用できませんが、現代のメモリでは、このオーバーヘッドはメモリ操作を大幅に遅くするほど大きくはありません。

スタティックランダムアクセスメモリ（SRAM）は、リフレッシュを必要としない電子メモリです。^[2] SRAMメモリセルには4〜6個のトランジスタが必要ですが、DRAMの場合は1個のトランジスタと1個のコンデンサが必要です。そのため、SRAM回路はチップ上でより多くの領域を必要とします。その結果、SRAMチップのデータ密度はDRAMよりもはるかに低く、SRAMのビットあたりの価格は高くなります。そのため、DRAMは、大容量と低コストを必要とするコンピュータ、ビデオゲームコンソール、グラフィックスカード、アプリケーションのメインメモリに使用されます。^[4]メモリリフレッシュの必要性によりDRAMは複雑になりますが、DRAMの密度とコストの利点はこの複雑さを正当化します。

メモリが動作している間、各メモリセルは、製造元によって指定されたリフレッシュ間の最大間隔（通常はミリ秒単位）内で繰り返しリフレッシュされる必要があります。リフレッシュでは、データにアクセスするために使用する通常のメモリ操作（読み取りおよび書き込みサイクル）は使用されず、別のカウンター回路によって生成され、通常のメモリアクセスの間に散在するリフレッシュサイクルと呼ばれる特殊なサイクルが使用されます。^{[5] [6]}

メモリ チップ上のストレージ セルは、行と列の長方形の配列で配置されています。DRAM の読み取りプロセスは破壊的であり、行全体のメモリ セルの電荷が除去されるため、チップ上には、メモリ セルの各列に 1 つずつ、データを一時的に保持するためのセンス アンプと呼ばれる特殊なラッチの列があります。通常の読み取り操作中、センス アンプはデータを読み取ってラッチした後、アクセスした行のデータを再書き込みします。^{[2] [7]}この配置により、チップ上の通常の読み取りエレクトロニクスがメモリの行全体を並行してリフレッシュできるため、リフレッシュ プロセスが大幅に高速化されます。通常の読み取りまたは書き込みサイクルではメモリの行がリフレッシュされますが、通常のメモリ アクセスでは必要な時間内にすべての行をヒットできるとは限らないため、別のリフレッシュ プロセスが必要になります。リフレッシュ プロセスでは、通常の読み取りサイクルを使用する代わりに、時間を節約するために短縮されたリフレッシュ サイクルが使用されます。リフレッシュ サイクルは読み取りサイクルに似ていますが、次の 2 つの理由により高速に実行されます。

• リフレッシュには行アドレスのみが必要なので、チップ アドレス回路に列アドレスを適用する必要はありません。
• セルから読み取られたデータは、CPU に送信するために出力バッファまたはデータ バスに送る必要はありません。

各セルがリフレッシュ時間間隔内に確実にリフレッシュされるようにするには、リフレッシュ回路が間隔内にチップ上の各行に対してリフレッシュ サイクルを実行する必要があります。

初期のシステムでは、マイクロプロセッサがリフレッシュを制御し、タイマーが定期的な割り込みをトリガーしてリフレッシュを実行するサブルーチンを実行していましたが、これは、リフレッシュプロセスを停止してメモリ内のデータを失うことなく、マイクロプロセッサを一時停止、シングルステップ実行、または省電力の休止状態にすることができないことを意味していました。 ^[6]そのため、現代のシステムでは、リフレッシュはメモリコントローラ内の回路によって処理され、^[2]チップ自体に組み込まれている場合があります。擬似静的RAM (PSRAM) などの特殊なDRAMチップは、チップ上にすべてのリフレッシュ回路を備えており、コンピュータの残りの部分に関する限り、静的RAMのように機能します。 ^[8]

通常、リフレッシュ回路は、チップの行アドレスラインに適用されるリフレッシュする行のアドレスを含むリフレッシュカウンタと、行をステップスルーするためにカウンタを増分するタイマーで構成されています。^[5]このカウンタは、メモリコントローラ回路の一部である場合もあれば、メモリチップ自体にある場合もあります。2つのスケジューリング戦略が使用されています。^[6]

• バーストリフレッシュ- すべての行がリフレッシュされるまで一連のリフレッシュサイクルが次々に実行され、その後、次のリフレッシュが必要になるまで通常のメモリアクセスが発生します。
• 分散リフレッシュ- リフレッシュ サイクルは、メモリ アクセスを挟みながら、一定の間隔で実行されます。

バーストリフレッシュはメモリが利用できない期間が長くなるため、分散リフレッシュはほとんどの最新システム、特にリアルタイムシステムで使用されている^[5]。分散リフレッシュでは、リフレッシュサイクルの間隔は

${\displaystyle {\text{リフレッシュサイクル間隔}}={\text{リフレッシュ時間}}\,/\,{\text{行数}}\,}$

例えば、DDR SDRAMのリフレッシュ時間は64ms、行数は8,192なので、リフレッシュサイクル間隔は7.8μsとなる。^{[5] [9]}

2012年以降に開発されたDRAMチップの世代には、一体型のリフレッシュカウンタが含まれており、メモリ制御回路はこのカウンタを使用するか、外部カウンタから行アドレスを提供することができます。これらのチップには、列選択（CAS）ラインと行選択（RAS）ラインの異なる信号パターンによって選択される、リフレッシュを提供するための3つの標準的な方法があります。^[6]

• RAS のみのリフレッシュ - このモードでは、リフレッシュする行のアドレスは、通常、メモリ コントローラ内の外部カウンタによって生成されるアドレス バス ラインによって提供されます。
• CAS before RAS リフレッシュ (CBR) – このモードでは、オンチップ カウンターがリフレッシュする行を追跡し、外部回路はリフレッシュ サイクルを開始するだけです。^[5]このモードでは、メモリ アドレス バス バッファーに電源を入れる必要がないため、消費電力が少なくなります。ほとんどの最新のコンピューターで使用されています。
• 隠しリフレッシュ – これはCBRリフレッシュサイクルの代替バージョンであり、先行する読み取りまたは書き込みサイクルと組み合わせることができます。^[5]リフレッシュはデータ転送中に並行して行われるため、時間が節約されます。

2012 世代の DRAM チップ以降、RAS のみのモードは廃止され、リフレッシュの生成には内部カウンターが使用されるようになりました。チップには、コンピューターがスリープ モードのときに使用する追加のスリープ モードがあり、オンチップオシレーターが内部リフレッシュ サイクルを生成するため、外部クロックをシャットダウンできます。

メモリがリフレッシュに費やす時間の割合、リフレッシュオーバーヘッドは、システムタイミングから計算できます。^[10]

${\displaystyle {\text{リフレッシュオーバーヘッド}}={\frac {\text{リフレッシュに必要な時間}}{\text{リフレッシュ間隔}}}\,}$

例えば、SDRAMチップには2 ¹³ =8,192行があり、リフレッシュ間隔は64ms、メモリバスは133MHzで動作し、リフレッシュサイクルは4クロックサイクルかかります。^[10]リフレッシュサイクルの時間は^{[10]です。}

${\displaystyle {\text{リフレッシュサイクルの長さ}}=4/f={\frac {4}{1.33(10^{8})\,{\text{Hz}}}}=30\,{\text{ns}}\,}$

${\displaystyle {\text{更新に必要な時間}}=({\text{更新サイクルの長さ}})({\text{行数}})=(30\,{\text{ns}})(8192)=0.246\,{\text{ms}}\,}$

${\displaystyle {\text{リフレッシュオーバーヘッド}}={\frac {0.246\,{\text{ms}}}{64\,{\text{ms}}}}=.0038\,}$

したがって、メモリ チップの時間の 0.4% 未満がリフレッシュ サイクルに消費されます。SDRAM チップでは、各チップのメモリがバンクに分割され、並列でリフレッシュされるため、さらに時間が節約されます。したがって、必要なリフレッシュ サイクルの数は、仕様で指定されている 1 つのバンクの行数であり、2012 世代のチップでは 8,192 に固定されています。^{[更新が必要]}

リフレッシュ操作間の最大時間間隔は、各 DRAM テクノロジごとにJEDECによって標準化されており、製造元のチップ仕様で指定されています。通常、DRAM の場合はミリ秒単位、eDRAMの場合はマイクロ秒単位です。DDR2 SDRAM チップの場合は 64 ミリ秒です。^{[11] : 20}最大リフレッシュ間隔は、メモリ セル コンデンサに蓄積された電荷とリーク電流の比率によって決まります。半導体のリーク電流は温度とともに増加するため、高温時にはリフレッシュ間隔を短くする必要があります。DDR2 SDRAM チップは温度補償リフレッシュ構造を採用しており、チップ ケースの温度が 85 °C (185 °F) を超えるとリフレッシュ間隔を半分にする必要があります。^{[11] : 49}コンデンサの形状はメモリ チップの新世代ごとに縮小し、蓄積される電荷​​が減っていますが、DRAM のリフレッシュ間隔は増加しています。1M チップでは 8 ミリ秒、16M チップでは 32 ミリ秒、256M チップでは 64 ミリ秒です。リフレッシュ間隔が長くなると、リフレッシュに費やすデバイスの時間が短くなり、メモリ アクセスに使える時間が長くなります。この改善は主にリークの削減によって実現されます。

ほとんどのDRAMメモリセルにおける読み取り可能な電荷値、つまりデータの実際の持続時間は、リフレッシュ間隔よりもはるかに長く、最大1～10秒です。^[12]しかし、トランジスタのリーク電流は、プロセスのばらつきにより、同じチップ上の異なるメモリセル間で大きく異なります。1ビットでも失われる前にすべてのメモリセルがリフレッシュされるようにするには、メーカーはリフレッシュ時間を控えめに短く設定する必要があります。^[13]

この頻繁な DRAM リフレッシュは、スタンバイ モードの低電力電子機器が消費する総電力の 3 分の 1 を占めます。研究者らは、温度補償リフレッシュ (TCR) や DRAM 内の保持を考慮した配置 (RAPID) など、リフレッシュ レートを下げることで充電間のバッテリ駆動時間を延長するいくつかのアプローチを提案しています。実験によると、一般的な市販の DRAM チップでは、最悪の場合の 64 ms のリフレッシュ間隔を実際に必要とする弱いセルはごくわずかであり、^[14]、その場合でも指定された温度範囲の上限の場合のみです。室温 (例: 24 °C (75 °F)) では、同じ弱いセルを正しく動作させるには 500 ms ごとにリフレッシュする必要があります。システムが最も弱い 1% のページの使用を避けることができれば、一般的な DRAM は、70 °C (158 °F) でも 1 秒に 1 回のリフレッシュで、残りの 99% のページを正しく動作させることができます。いくつかの実験では、これら2つの補完的な技術を組み合わせて、10秒のリフレッシュ間隔で室温で正しく動作することを確認しています。^[14]

エラー耐性のあるアプリケーション（グラフィックスアプリケーションなど）では、DRAMまたはeDRAMに保存されている重要でないデータを保存期間よりも低いレートで更新すると、品質の低下がわずかでエネルギーを節約できます。これは近似計算の一例です。^{[15] [16]}

別の種類の半導体メモリであるスタティックランダムアクセスメモリ(SRAM)では、データはコンデンサの電荷として保存されるのではなく、双安定回路に保存されるため、SRAM をリフレッシュする必要はありません。この 2 つの基本的なメモリの種類には、それぞれ長所と短所があります。スタティックメモリは、電源が入っている間は永続的であると考えられます。つまり、一度書き込まれると、特に変更されるまでメモリは保持されるため、システム設計の観点から使用が簡単になります。ただし、各 SRAM セルの内部構造には 6 つのトランジスタが必要ですが、DRAM セルには 1 つのトランジスタしか必要ありません。そのため、SRAM の密度は DRAM よりもはるかに低く、ビットあたりの価格は DRAM よりもはるかに高くなります。

初期のマイクロプロセッサの中には（例えばZilog Z80）、ダイナミックメモリセルをリフレッシュするための行アドレスストローブ（RAS）を提供できる特別な内部レジスタを備えており、このレジスタはリフレッシュサイクルごとに増分される。また、システムで既に使用されている他の集積回路が RAM 全体のサイクルアクセスを生成していれば、これを実現することもできる（例えばMotorola 6845）。Z80 などの CPU では、RAS リフレッシュが利用できることはハードウェア設計を簡素化できるため大きなセールスポイントであった。この場合、RAS リフレッシュは、動作上冗長なクロックサイクル（T ステート）、つまりバスが不要な命令のデコードおよび実行中に、アドレス線と制御線の独自の組み合わせによって通知される。このような T ステート中にバスが非アクティブになる代わりに、リフレッシュレジスタが、リフレッシュ回路をアクティブにする制御信号の組み合わせとともにアドレスバス上に提示される。

Z80 の初期バージョンでは、128 行の 16 kB RAM チップが広く普及していたことと、先見の明がなかったことから、R レジスタは 7 ビット幅の範囲 (0 ～ 127、128 行) でのみ増分していました。8 番目のビットはユーザーが設定できますが、内部サイクルによって変更されませんでした。64 kbit 以上の DRAM チップ (256 行) の登場により、失われた 8 番目のビットを合成し、数ミリ秒後にメモリ内容のブロックが失われないようにするために、リフレッシュ信号を中心に追加の回路またはロジックを構築する必要がありました。状況によっては、割り込みとソフトウェアを使用して適切なタイミングで 8 番目のビットを反転し、R レジスタの全範囲 (256 行) をカバーすることも可能でした。おそらくより汎用的ですが、ハードウェアの点ではより複雑な別の方法は、8 ビット カウンター チップを使用することです。このチップの出力は、R レジスタの代わりにリフレッシュ RAS アドレスを提供します。 CPU からの更新信号がこのカウンターのクロックとして使用されたため、メモリ行は各更新サイクルごとに増加しました。Z80 コアの後のバージョンとライセンスされた類似品では、自動サイクルに 8 番目のビットが含まれない問題が改善され、最新の CPU ではこのような基本的なプロビジョニングが大幅に拡張され、DRAM 更新のための充実したオールインワン ソリューションが提供されています。

擬似スタティックRAM（PSRAMまたはPSDRAM）は、リフレッシュおよびアドレス制御回路を内蔵したダイナミックRAMで、スタティックRAM（SRAM）と同様に動作します。DRAMの高密度と真のSRAMの使いやすさを兼ね備えています。PSRAM（Numonyx製）は、Apple iPhoneやその他の組み込みシステムで使用されています。^[17]

一部の DRAM コンポーネントには「セルフリフレッシュ モード」があり、擬似静的操作に必要なロジックの多くが含まれていますが、このモードは多くの場合スタンバイ モードと同等です。このモードは主に、システムが DRAM コントローラの操作を一時停止して、DRAM に保存されているデータを失うことなく電力を節約できるようにするために用意されており、PSRAM の場合のように別の DRAM コントローラなしで操作できるようにするためのものではありません。PSRAMの組み込みバリアントは、 MoSysによって1T-SRAMという名前で販売されています。これは技術的には DRAM ですが、SRAM とほぼ同じように動作し、GameCubeおよびWiiコンソールで使用されています。

初期のコンピュータ メモリ技術のいくつかにも、メモリのリフレッシュと同様の目的の定期的なプロセスが必要でした。ウィリアムズ チューブはDRAM と同様に本質的に容量性メモリであり、リフレッシュしない限り各ビットに格納された値は徐々に減少するため、最も類似しています。

磁気コアメモリでは、各メモリセルは電源を切ってもデータを無期限に保持できますが、メモリセルからデータを読み取ると内容が消去されます。その結果、メモリコントローラは通常、非破壊的な読み取り操作の錯覚を作り出すために、各読み取りサイクルの後にリフレッシュサイクルを追加しました。初期のコンピュータの中には、増分と減分のためにアトミック読み取り-変更-書き込みサイクル（読み取りと書き込みと変更の組み合わせ） を実装したものもありました。

遅延線メモリでは、データが実際には伝送線路上の信号と​​して保存されるため、一定のリフレッシュが必要です。この場合、リフレッシュ レートはメモリアクセス時間に匹敵します。

• メモリスクラビング
• ローハンマー