シーモス

相補型金属酸化膜半導体（CMOS、/ ˈ s iː m ɒ s /、米：/- ɔː s / ^{[1] ）は、}金属酸化膜半導体電界効果トランジスタ（MOSFET）製造プロセスの一種であり、論理機能のために相補的で対称的なp型およびn型MOSFETのペアを使用します。^[2] CMOSテクノロジーは、マイクロプロセッサ、マイクロコントローラ、メモリチップ（CMOS BIOSを含む）、およびその他のデジタルロジック回路を含む集積回路（IC）チップの構築に使用されます。 CMOSテクノロジーは、イメージセンサー（CMOSセンサー）、データコンバータ、RF回路（RF CMOS）、および多くの種類の通信用の高度に統合されたトランシーバーなどのアナログ回路にも使用されます。

CMOS プロセスは、 1963 年の国際固体回路会議でフェアチャイルド セミコンダクターのChih-Tang SahとFrank Wanlassによって実証されました。Wanlass は後に CMOS 回路に関する米国特許 3,356,858 を申請し、1967 年に認可されました。RCAは1960 年代後半に「COS-MOS」という商標でこの技術を商品化し、他のメーカーは別の名前を探す必要に迫られました。その結果、「CMOS」は 1970 年代初頭までにこの技術の標準名になりました。1980 年代には CMOS がNMOS ロジックを追い越して超大規模集積回路 (VLSI) チップの MOSFET 製造プロセスとして主流となり、以前のトランジスタ トランジスタ ロジック(TTL) 技術も置き換えました。CMOS はそれ以来、 VLSI チップのMOSFET半導体デバイスの標準製造プロセスであり続けています。 2011年現在、ほとんどのデジタル、アナログ、ミックスドシグナルICを含むICチップの99％はCMOS技術を使用して製造されています。^[3][update]

CMOSデバイスの2つの重要な特性は、高いノイズ耐性と低い静的消費電力です。^{[4] MOSFETペアの1つの}トランジスタは常にオフになっている ため、直列の組み合わせでは、オンとオフの状態を切り替えるときにのみ、大きな電力が消費されます。その結果、CMOSデバイスは、状態が変化していないときでも通常はいくらかの定常電流があるNMOSロジックやトランジスタ-トランジスタロジック（TTL）などの他の形式のロジックほど廃熱を生成しません。これらの特性により、CMOSはチップ上に高密度のロジック機能を統合できます。主にこの理由により、CMOSはVLSIチップに実装される最も広く使用される技術になりました。

「金属-酸化物-半導体」という用語は、MOS電界効果トランジスタの物理的構造を指し、金属ゲート電極が酸化物絶縁体の上に配置され、その上が半導体材料である。かつてはアルミニウムが使用されていたが、現在はポリシリコンが材料となっている。IBMとIntelが45ナノメートルノードおよびそれ以下のサイズ向けに発表したように、CMOSプロセスにおける高誘電率誘電体材料の出現により、他の金属ゲートが復活した。^[5]

相補対称性の原理は、1953年にジョージ・シクライによって初めて導入され、その後、いくつかの相補バイポーラ回路について議論されました。同じくRCAにいたポール・ワイマーは、1962年にCMOS の近縁種である薄膜トランジスタ(TFT) 相補回路を発明しました。彼は相補フリップフロップとインバータ回路を発明しましたが、より複雑な相補ロジックについては研究しませんでした。彼は、同じ基板上の回路に p チャネルと n チャネルの TFT を配置することに成功した最初の人物でした。その 3 年前には、ジョン・T・ウォールマークとサンフォード・M・マーカスが、相補メモリ回路など、 JFET を使用して集積回路として実装されたさまざまな複雑なロジック機能を発表しました。フランク・ワンラスは、ワイマーが RCA で行った仕事に精通していました。^{[6] [7] [8] [9] [10] [11]} 1948年、バーディーン氏とブラッテンは反転層を備えた絶縁ゲートFET（IGFET）の特許を取得し、これがCMOS技術の基礎となった。^[12] 1955年、カール・フロッシュ氏とリンカーン・デリック氏は偶然シリコンウェーハ上に二酸化ケイ素の層を成長させ、表面パッシベーション効果を観察した。^[13] 1957年までにフロッシュ氏とデリック氏はマスキングと事前堆積法を用いて二酸化ケイ素トランジスタを製造し、二酸化ケイ素が絶縁性を有しシリコンウェーハを保護し、ドーパントがウェーハに拡散するのを防ぐことを実証した。 [13 ^{] [14]} JRリゲンツァ氏とWGスピッツァー氏は熱成長酸化物のメカニズムを研究し、1960年に高品質のSi/ SiO ₂スタックを製造した。 ^{[15] [16] [17]}

この研究に続いて、モハメド・アタラとダウォン・カーンは1959年にシリコンMOSトランジスタを提案し^[18]、1960年にベル研究所のチームでMOSデバイスの実用化に成功しました。^{[19] [20]}チームには、デバイスを製造したEE LaBateとEI Povilonis、拡散プロセスを開発したMO Thurston、LA D'Asaro、JR Ligenza、デバイスの特性を評価したHK GummelとR. Lindnerが含まれていました。^{[21] [22]もともとMOSFETロジックには、} PMOS（p型MOS）とNMOS（n型MOS）の2種類がありました。 ^[23]両方のタイプは、1960年にベル研究所でアタラとカーンによって実証されました。^[24]

PMOSプロセスとNMOSプロセスを組み合わせた新しいタイプのMOSFETロジックが、フェアチャイルドのチタン・サーとフランク・ワンラスによって開発され、相補型MOS (CMOS)と呼ばれました。1963年2月、彼らはこの発明を研究論文で発表しました。^{[25] [26]}研究論文とワンラスが提出した特許の両方で、CMOSデバイスの製造方法が概説されており、シリコン基板を熱酸化してドレイン接点とソース接点の間に二酸化シリコン層を形成します。 ^{[27] [26]}

CMOSは1960年代後半にRCAによって商品化されました。RCAは集積回路（IC）の設計にCMOSを採用し、1965年に空軍のコンピュータ用のCMOS回路を開発し、その後1968年に288ビットのCMOS SRAMメモリチップを開発しました。 ^{[25] RCAは1968年に}4000シリーズの集積回路にもCMOSを使用し、20μmの半導体製造プロセスから始めて、その後数年間で徐々に10μmプロセスに縮小しました。^[28] 

当初、アメリカの半導体業界では、当時より強力だったNMOSを優先し、CMOS技術は無視されていました。しかし、CMOSは消費電力が低いため、日本の半導体メーカーにすぐに採用され、さらに進歩し、日本の半導体業界の台頭につながりました。^[29] 東芝は1969年に、通常のCMOSよりも消費電力が少なく動作速度が速い回路技術であるC2MOS（クロックドCMOS）^を開発した。東芝は^C2MOS技術を使用して、1971年に開発され1972年に発売されたシャープのエルシーミニLEDポケット電卓用の大規模集積回路（LSI）チップを開発した。 ^[30]諏訪精工舎（現セイコーエプソン）は1969年にセイコークオーツ時計用のCMOS ICチップの開発を開始し、 1971年にセイコーアナログクオーツ38SQW時計を発売して量産を開始した。^[31]最初の量産CMOS民生用電子製品は、 1970年に発売されたハミルトンパルサー「リストコンピュータ」デジタル時計でした。^{[32]低消費電力のため、CMOSロジックは1970年代から}電卓や時計に広く使用されています。^[33]

1970年代初頭の最も初期のマイクロプロセッサはPMOSプロセッサであり、初期のマイクロプロセッサ業界を支配していました。1970年代後半までには、NMOSマイクロプロセッサがPMOSプロセッサを追い越しました。^{[34] CMOSマイクロプロセッサは、1975年に}Intersil 6100、^[34]およびRCA CDP 1801で導入されました。^[35]しかし、CMOSプロセッサが主流になったのは1980年代になってからでした。^[34]

CMOSは当初NMOSロジックよりも低速だったため、1970年代にはNMOSがコンピュータに広く使用されました。^[33] Intel 5101（1kb SRAM）CMOSメモリチップ（1974年）のアクセス時間は800nsでした。^{[36] [37]}一方、当時最速のNMOSチップであるIntel 2147（4kb SRAM）HMOSメモリチップ（1976年）のアクセス時間は55/ 70nsでした。^{[33] [37]} 1978年、増原俊明率いる日立の研究チームは、 3μmプロセスで製造されたHM6147（4kb SRAM）メモリチップで、ツインウェルHi-CMOSプロセスを導入しました。^{[33] [38] [39]}日立HM6147チップは、インテル2147 HMOSチップの性能（55/70 nsアクセス）に匹敵する一方で、HM6147は2147（110 mA）よりも大幅に少ない電力（15 mA ）を消費しました。同等の性能とはるかに少ない消費電力により、ツインウェルCMOSプロセスは1980年代にNMOSを追い抜いてコンピューター用の最も一般的な半導体製造プロセスになりました。 ^[33]         

1980年代には、CMOSマイクロプロセッサがNMOSマイクロプロセッサを追い越しました。^[34] 1989年に木星の軌道に送られたNASAのガリレオ宇宙船は、低消費電力のためRCA 1802 CMOSマイクロプロセッサを使用しました。 ^[32]

インテルは1983年にCMOS半導体デバイス製造用の1.5μmプロセスを導入した。 ^[40] 1980年代半ば、IBMのビジャン・ダヴァリは高性能、低電圧、ディープサブミクロンCMOS技術を開発し、より高速なコンピュータだけでなく、ポータブルコンピュータやバッテリー駆動のハンドヘルド電子機器の開発を可能にした。^[41] 1988年、ダヴァリはIBMチームを率いて高性能250ナノメートルCMOSプロセスを実証した。^[42]

富士通は1987年に700nm CMOSプロセスを商品化し、^[40]その後、日立製作所、三菱電機、NEC、東芝が1989年に500nm CMOSを商品化した。[ 43 ] 1993年にソニーが350nm ^CMOSプロセスを商品化し、日立とNECは250nm CMOSを商品化した。日立は1995年に160nm CMOSプロセスを導入し、三菱は1996年に150nm CMOSを導入し、サムスン電子は1999年に140nmを導入した。 ^[43]      

2000年、マイクロンテクノロジーのグルテジ・シン・サンドゥとチュン・T・ドアンは原子層堆積法による高誘電率膜を発明し、コスト効率の高い90nm CMOSプロセスの開発につながった。^{[41] [44]}東芝とソニーは2002年に65nm CMOSプロセスを開発し、 ^[45]その後TSMCは2004年に45nm CMOSロジックの開発を開始した。 ^{[46]マイクロンテクノロジーのグルテジ・シン・サンドゥによるピッチ}ダブルパターニングの開発は、2000年代の30nmクラスのCMOSの開発につながった。 ^[41]  

CMOSは、現代のほとんどのLSIおよびVLSIデバイスで使用されています。^[33] 2010年の時点で、ワットあたりのパフォーマンスが毎年最も優れているCPUは、 1976年以来CMOSスタティックロジックです。 ^[要出典] 2019年の時点で、プレーナCMOSテクノロジーは依然として半導体デバイスの製造方法の最も一般的な形式ですが、徐々に非プレーナFinFETテクノロジーに置き換えられています。これは、依然として補完的なNMOSおよびPMOSトランジスタであり、 20 nm未満の半導体ノードで製造できます。^[47] 

「CMOS」とは、特定のデジタル回路設計スタイルと、集積回路（チップ）上にその回路を実装するために使用されるプロセスファミリーの両方を指します。CMOS回路は、抵抗負荷のロジックファミリーよりも消費電力が少なくなります。この利点が増大し、より重要になったため、CMOSプロセスとそのバリエーションが主流になり、現代の集積回路製造の大部分はCMOSプロセスに基づいています。^{[48] CMOSロジックは、} NMOSロジックの約7分の1の電力を消費し、^{[33]バイポーラ}トランジスタトランジスタロジック（TTL）の約1000万倍の電力を消費します。^{[49] [50]}

CMOS 回路は、p 型と n 型の金属酸化膜半導体電界効果トランジスタ(MOSFET) の組み合わせを使用して、論理ゲートやその他のデジタル回路を実装します。CMOS ロジックはデモ用に個別のデバイスで実装できますが、市販の CMOS 製品は、通常 10 ～ 400 mm ^{2の長方形の}シリコン片上に、最大数十億個の両方のタイプのトランジスタで構成された集積回路です。^{[引用が必要]}

CMOSでは常にエンハンスメントモードMOSFETを使用します（言い換えれば、ゲート-ソース間電圧がゼロの場合、トランジスタはオフになります）。^[51]

CMOS 回路は、すべてのP 型金属酸化膜半導体(PMOS) トランジスタが電圧源または別の PMOS トランジスタからの入力を持つように構築されています。同様に、すべてのNMOSトランジスタは、グランドまたは別の NMOS トランジスタからの入力を持つ必要があります。PMOS トランジスタの構成では、低いゲート電圧が印加されるとソースとドレインの接点間の抵抗が低くなり、高いゲート電圧が印加されると抵抗が高くなります。一方、NMOS トランジスタの構成では、低いゲート電圧が印加されるとソースとドレイン間の抵抗が高くなり、高いゲート電圧が印加されると抵抗が低くなります。CMOS は、すべての nMOSFET を pMOSFET で補完し、両方のゲートと両方のドレインを一緒に接続することで電流の削減を実現します。ゲートに高い電圧がかかると、nMOSFET が導通し、pMOSFET は導通しませんが、ゲートに低い電圧がかかると逆になります。この配置により、消費電力と発熱が大幅に削減されます。ただし、スイッチング時間中は、ゲート電圧が 1 つの状態から別の状態に遷移するため、pMOS MOSFET と nMOS MOSFET の両方が短時間導通します。これにより、電力消費が一時的に急増し、高周波数では深刻な問題になります。

隣の図は、入力が PMOS トランジスタ (図の上部) と NMOS トランジスタ (図の下部) の両方に接続された場合に何が起こるかを示しています。Vdd は電源に接続された正の電圧で、Vss はグランドです。A は入力で、Q は出力です。

A の電圧が低い場合 (つまり、Vss に近い場合)、NMOS トランジスタのチャネルは高抵抗状態になり、Vss が Q から切断されます。PMOS トランジスタのチャネルは低抵抗状態になり、Vdd が Q に接続されます。したがって、Q は Vdd を記録します。

一方、A の電圧が高い場合 (つまり、Vdd に近い場合)、PMOS トランジスタは高抵抗状態になり、Vdd が Q から切り離されます。NMOS トランジスタは低抵抗状態になり、Vss が Q に接続されます。これで、Q は Vss を記録します。

つまり、PMOS トランジスタと NMOS トランジスタの出力は補完的であり、入力が低い場合は出力が高く、入力が高い場合は出力が低くなります。入力が何であっても、出力が浮いた状態になることはありません (配線容量と電気ドレイン/グランドがないため、電荷が蓄積されることはありません)。入力と出力のこの動作により、CMOS 回路の出力は入力の逆になります。

トランジスタの抵抗はゼロまたは無限大に等しくなることは決してありません。したがって、Q が Vss または Vdd に等しくなることは決してありませんが、Q は常に A が Vdd に近い場合よりも Vss に近くなります (A が Vss に近い場合はその逆になります)。この増幅がなければ、直列に連結できるロジック ゲートの数には非常に低い制限があり、数十億のトランジスタを備えた CMOS ロジックは不可能になります。

CMOSの電源ピンは、メーカーによってV _DDとV _SS、またはV _{CCとグラウンド(GND)と呼ばれます。V DD}とV _{SS は従来のMOS回路から引き継がれたもので、}ドレインとソースの電源を表します。^[52]両方の電源は実際にはソース電源であるため、これらはCMOSに直接適用されません。V _{CCとグラウンドは}TTLロジックから引き継がれたもので、その命名法はCMOSの54C/74Cラインの導入によって維持されています。

CMOS 回路の重要な特性は、PMOS トランジスタと NMOS トランジスタの間に存在する二重性です。CMOS 回路は、出力から電源またはグランドへのパスが常に存在できるように作成されます。これを実現するには、電圧源へのすべてのパスのセットが、グランドへのすべてのパスのセットの補数でなければなりません。これは、一方を他方の NOT で定義することで簡単に実現できます。ド・モルガンの法則に基づくロジックにより、並列の PMOS トランジスタには対応する NMOS トランジスタが直列に接続され、直列の PMOS トランジスタには対応する NMOS トランジスタが並列に接続されます。

ANDゲートやOR ゲートを含むようなより複雑なロジック関数では、ロジックを表現するためにゲート間のパスを操作する必要があります。パスが直列に接続された 2 つのトランジスタで構成されている場合、両方のトランジスタは対応する電源電圧に対して低い抵抗を持つ必要があり、AND をモデル化します。パスが並列に接続された 2 つのトランジスタで構成されている場合、電源電圧を出力に接続するために、トランジスタの 1 つまたは両方が低い抵抗を持つ必要があり、OR をモデル化します。

右側は、 CMOS ロジックのNAND ゲートの回路図です。A 入力と B 入力の両方がハイの場合、両方の NMOS トランジスタ (図の下半分) が導通し、どちらの PMOS トランジスタ (上半分) も導通せず、出力とV _ss (グランド) の間に導電パスが確立されて、出力が低くなります。A 入力と B 入力の両方がローの場合、どちらの NMOS トランジスタも導通しませんが、両方の PMOS トランジスタが導通し、出力と V dd (電圧源) の間に導電パスが確立されて、出力が高くなります。A 入力または B 入力のいずれかがローの場合、NMOS トランジスタの 1 つは導通せず、PMOS トランジスタの 1 つは導通し、出力とV _dd (電圧源) の間に導電パスが確立されて、出力が高くなります。2 つの入力の構成で出力が低くなるの_は、両方がハイの場合のみであるため、この回路はNAND (NOT AND) ロジック ゲートを実装しています。

CMOS が NMOS ロジックより優れている点は、NMOS ロジックの負荷抵抗とは異なり、(PMOS) プルアップ トランジスタはスイッチオン時に抵抗が低いため、低から高、高から低への出力遷移が高速であることです。さらに、出力信号は低レールと高レールの間で全電圧をスイングします。この強力でほぼ対称的な応答により、CMOS はノイズに対してより耐性があります。

CMOS 回路の遅延を計算する方法については、 「論理的努力」を参照してください。

この例では、NANDロジック デバイスが製造されるときの物理的な表現として描かれています。物理的なレイアウトの視点は、レイヤーのスタックの「鳥瞰図」です。回路はP 型基板上に構築されます。ポリシリコン、拡散層、および n ウェルは「ベース層」と呼ばれ、実際には P 型基板のトレンチに挿入されます (右下のプロセス図のステップ 1 ～ 6 を参照)。コンタクトは、ベース層と最初の金属層 (metal1) の間の絶縁層を貫通して接続します。

NANDへの入力(緑色で表示) はポリシリコンです。トランジスタ (デバイス) は、ポリシリコンと拡散の交差によって形成されます。N デバイスの場合は N 拡散、P デバイスの場合は P 拡散です (それぞれサーモン色と黄色で表示)。出力 (「out」) は金属で接続されます (シアン色で表示)。金属とポリシリコンまたは拡散の間の接続は、接点 (黒い四角で表示) を介して行われます。物理的なレイアウトの例は、前の例で示した NAND ロジック回路と一致します。

N デバイスは P 型基板上に製造され、P デバイスはN 型ウェル (n ウェル) 内に製造されます。ラッチアップを防止するために、 P 型基板の「タップ」は V _SSに接続され、N 型 n ウェル タップは V _DDに接続されます。

CMOS ロジックは、スイッチング時にのみ電力を消費するため (「動的電力」)、NMOS ロジック回路よりも電力消費が少なくなります。最新の90 ナノメートルプロセスの一般的なASICでは、出力のスイッチングに 120 ピコ秒かかり、10 ナノ秒ごとに 1 回発生します。NMOS ロジックは、負荷抵抗と n 型ネットワークを介して V _ddからV _ssへの電流パスがあるため、トランジスタがオンのときは常に電力を消費します。

静的 CMOS ゲートは、アイドル時に電力をほとんど消費しないため、電力効率が非常に優れています。以前は、チップを設計する際に CMOS デバイスの電力消費は大きな問題ではありませんでした。速度や面積などの要素が設計パラメータとして優位を占めていました。CMOS テクノロジがサブミクロン レベルを下回るにつれて、チップの単位面積あたりの電力消費は大幅に増加しました。

大まかに分類すると、CMOS 回路の電力消費は、静的要素と動的要素の 2 つの要素によって発生します。

NMOS トランジスタと PMOS トランジスタは両方ともゲート・ソースしきい値電圧(V _th ) を持ち、この電圧を下回るとデバイスを流れる電流 (サブしきい値電流と呼ばれる) は指数関数的に減少します。歴史的に、CMOS 回路はしきい値電圧よりもはるかに高い電源電圧で動作していました (V _ddは 5 V、NMOS と PMOS の両方の V _{th は}700 mV でした)。一部の CMOS 回路で使用される特殊なタイプのトランジスタは、しきい値電圧がほぼゼロのネイティブ トランジスタです。

SiO ₂は優れた絶縁体ですが、非常に薄い厚さでは電子が非常に薄い絶縁体をトンネルすることができます。この確率は酸化物の厚さとともに指数関数的に低下します。トンネル電流は、ゲート酸化物が 20 Å 以下の 130 nm 未満のテクノロジのトランジスタにとって非常に重要になります。

拡散領域とウェル（例：p 型拡散と n 型ウェル）、ウェルと基板（例：n 型ウェルと p 型基板）の間に逆バイアスが形成されるため、小さな逆方向リーク電流が発生します。最新のプロセスでは、ダイオードのリークはサブスレッショルド電流やトンネル電流に比べて非常に小さいため、電力計算では無視できます。

比率が一致しない場合、PMOSとNMOSの電流が異なる可能性があります。これにより不均衡が生じ、不適切な電流によってCMOSが発熱し、不必要に電力を消費する可能性があります。さらに、最近の研究では、経年劣化の影響によりリーク電力が減少する一方で、デバイスの速度が遅くなることが示されています。^[53]

設計を高速化するために、メーカーは電圧しきい値の低い構造に切り替えましたが、このため、V _thが 200 mV の最新の NMOS トランジスタには、かなりのサブスレッショルド リーク電流があります。アクティブにスイッチングしない膨大な数の回路を含む設計 (デスクトップ プロセッサなど) では、このリーク電流のために電力が消費されます。リーク電力は、このような設計で消費される総電力のかなりの部分を占めます。現在ファウンドリから入手できるマルチしきい値 CMOS (MTCMOS) は、リーク電力を管理する 1 つの方法です。MTCMOS では、スイッチング速度が重要でない場合に高 V _thトランジスタを使用し、速度に敏感なパスでは低 V _thトランジスタを使用します。さらに薄いゲート誘電体を使用する技術の進歩により、非常に薄いゲート誘電体を電流がトンネルするため、リーク成分が追加されます。従来のゲート誘電体である二酸化シリコンの代わりに高 κ 誘電体を使用すると、同様のデバイス性能が得られますが、ゲート絶縁体が厚くなり、この電流を回避できます。新しい材料とシステム設計を使用してリーク電力を削減することは、CMOS のスケーリングを維持するために重要です。^[54]

CMOS 回路は、スイッチがオンになるたびに、さまざまな負荷容量 (主にゲートおよび配線容量ですが、ドレインおよび一部のソース容量も含まれます) を充電することによって電力を消費します。CMOS ロジックの 1 つの完全なサイクルでは、電流が V _DDから負荷容量に流れて負荷容量を充電し、次に放電時に充電された負荷容量 (C _L ) からグランドに流れます。したがって、1 つの完全な充電/放電サイクルでは、合計 Q=C _L V _{DDが V DD}からグランドに転送されます。負荷容量のスイッチング周波数を掛けると使用される電流が得られ、平均電圧を再度掛けると、CMOS デバイスによって消費される特性スイッチング電力が得られます。 ${\displaystyle P=0.5CV^{2}f}$

ほとんどのゲートはクロック サイクルごとに動作/切り替えを行うわけではないため、アクティビティ係数と呼ばれる係数を伴うことがよくあります。ここで、動的電力消費は と書き直すことができます。 ${\displaystyle \alpha }$${\displaystyle P=\alpha CV^{2}f}$

システム内のクロックはサイクルごとに上昇および下降するため、アクティビティ係数α=1を持ちます。ほとんどのデータのアクティビティ係数は0.1です。^[55]ノード上の正しい負荷容量とそのアクティビティ係数を推定すると、そのノードでの動的電力消費を効果的に計算できます。

pMOS と nMOS の両方に有限の立ち上がり/立ち下がり時間があるため、たとえばオフからオンへの遷移中、両方のトランジスタが短時間オンになり、その間に電流が V _DDからグランドへの直接経路を見つけ、クローバ電流と呼ばれる短絡電流が発生します。短絡電力消費は、トランジスタの立ち上がり時間と立ち下がり時間とともに増加します。

この形式の電力消費は、チップ上の配線が細くなり、長い配線の抵抗が増した 1990 年代に顕著になりました。これらの抵抗配線の端にある CMOS ゲートでは、入力遷移が遅くなります。弱く駆動される長く細い配線を避ける慎重な設計によりこの影響は軽減されますが、クローバー電力は動的 CMOS 電力のかなりの部分を占める可能性があります。

CMOS 構造に固有の寄生トランジスタは、静電放電やライン反射などの通常の動作範囲外の入力信号によってオンになる場合があります。その結果生じるラッチアップにより、 CMOS デバイスが損傷または破壊される可能性があります。これらの信号に対処するために、CMOS 回路にはクランプ ダイオードが含まれています。メーカーのデータ シートには、ダイオードに流れる最大許容電流が指定されています。

デジタルアプリケーションのほかに、CMOS テクノロジはアナログアプリケーションでも使用されています。たとえば、市場にはCMOSオペアンプIC があります。トランスミッションゲートは、信号リレーの代わりにアナログマルチプレクサとして使用できます。CMOS テクノロジは、ミックスドシグナル(アナログ + デジタル) アプリケーションで、 RF回路からマイクロ波周波数まで幅広く使用されています。^[要出典]

RF CMOS は、ミックスドシグナルCMOS 集積回路技術に基づくRF 回路(無線周波数回路)を指します。これらは無線通信技術で広く使用されています。RF CMOS は、 1980 年代後半にUCLAで働いていたAsad Abidiによって開発されました。これにより、RF 回路の設計方法が変わり、無線トランシーバーで個別のバイポーラトランジスタが CMOS 集積回路に置き換えられました。^[56]これにより、洗練された低コストでポータブルなエンドユーザー端末が可能になり、さまざまな無線通信システム用の小型で低コスト、低電力でポータブルなユニットが生まれました。これにより、「いつでもどこでも」通信が可能になり、ワイヤレス革命が起こり、ワイヤレス業界の急速な成長につながりました。^[57]

現代のあらゆる無線ネットワーク機器や携帯電話に搭載されているベースバンドプロセッサ^{[58] [59]}と無線トランシーバは、 RF CMOSデバイスを使用して量産されています。^[56] RF CMOS回路は、衛星技術（ GPSなど）、Bluetooth、Wi-Fi、近距離無線通信（NFC）、モバイルネットワーク（ 3Gや4Gなど）、地上波放送、自動車レーダーアプリケーションなど、さまざまなアプリケーションで無線信号の送受信に広く使用されています。^[60]

市販のRF CMOSチップの例としては、IntelのDECTコードレス電話や、Atherosなどの企業が作成した802.11（Wi-Fi ）チップなどがあります。 ^[61]市販のRF CMOS製品は、Bluetoothや無線LAN（WLAN）ネットワークにも使用されています。^{[62] RF CMOSは、} GSM 、Wi-Fi、Bluetoothなどの無線規格の無線トランシーバー、3Gなどのモバイルネットワークのトランシーバー、無線センサーネットワーク（WSN）のリモートユニットにも使用されています。^[63]

RF CMOS技術は、無線ネットワークやモバイル通信機器を含む現代の無線通信にとって極めて重要です。RF CMOS技術を商品化した企業の一つがインフィニオンです。同社のバルクCMOS RFスイッチは年間10億台以上を販売しており、 2018年時点で 累計50億台に達しています。^{[64] [update]}

従来の CMOS デバイスは、-55 °C ～ +125 °C の範囲で動作します。

2008年8月にはすでに、シリコンCMOSは-233℃（ 40K）まで動作するという理論的な兆候がありました 。 ^{[65]その後、}液体窒素と液体ヘリウムの冷却を組み合わせたオーバークロックされたAMD Phenom IIプロセッサを使用することで、40K近くの動作温度が達成されました。 ^[66]

シリコンカーバイドCMOSデバイスは500℃で1年間テストされています。^{[67] [68]}

超小型（L = 20 nm、W = 20 nm）MOSFETは、-269 °C（4  K）から約-258 °C（15  K）の範囲の極低温で動作する場合、単一電子限界を達成します。トランジスタは、電子が1つずつ徐々に充電されるため、クーロンブロッケードを示します。チャネルに閉じ込められる電子の数は、ゲート電圧によって制御され、占有電子数がゼロから始まり、1つまたは複数に設定できます。^[69]

• CMOSを超えて - 将来のデジタルロジック技術の可能性
• ゲート等価 – 回路の複雑さの尺度
• HCMOS  – 74HC00 IC ファミリーの仕様
• 低電圧MOS
• sCMOS  – カメラ技術

• Bader, SJ; Lee, H.; Chaudhuri, R.; Huang, S.; Hickman, A.; Molnar, A.; Xing, HG; Jena, D.; W. Then, H.; Chowdhury, N.; Palacios, T. (2020 年 10 月)。「ワイド バンドギャップおよび超ワイド バンドギャップ CMOS デバイスの展望」( PDF ) 。IEEE Transactions on Electron Devices。67 (10): 4010–20。Bibcode :2020ITED...67.4010B。doi :10.1109/TED.2020.3010471。S2CID 221913316  。
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• CMOSゲートの説明とインタラクティブなイラスト