ラッチアップ

電子機器において、ラッチアップは集積回路(IC)で発生する可能性のある短絡の一種です。より具体的には、 MOSFET回路の電源レール間に低インピーダンスパスが不注意に作成され、寄生構造がトリガーされて部品の正常な機能が妨げられ、過電流によって部品が破壊される可能性もあります。この状況を修正するには、電源サイクルが必要です。

寄生構造は通常、サイリスタ(またはSCR ) と同等で、PNPN構造は、互いに隣接して積み重ねられた PNP トランジスタと NPNトランジスタとして機能します。ラッチアップ中にトランジスタの 1 つが導通すると、もう 1 つも導通し始めます。構造が順方向バイアスされ、電流が流れている限り、両方のトランジスタは互いに飽和状態を保ちます。これは通常、電源がオフになるまで続きます。SCR 寄生構造は、ゲートの出力ドライバ上のトーテムポール PMOS および NMOS トランジスタペアの一部として形成されます。

ラッチアップは電源レール間で発生するとは限りません。必要な寄生構造が存在する場所であればどこでも発生する可能性があります。ラッチアップの一般的な原因は、デジタルチップの入力ピンまたは出力ピンの正または負の電圧スパイクが、ダイオード降下分を超えてレール電圧を超えることです。もう 1 つの原因は、電源の過渡スパイクによって、電源電圧が絶対最大定格を超えることです。これにより、内部接合が破壊されます。これは、電源投入時に必要な順序で立ち上がらない複数の電源電圧を使用する回路で頻繁に発生し、データラインの電圧が、公称電源電圧にまだ達していない部品の入力定格を超えることになります。ラッチアップは、静電放電によっても発生する可能性があります。

ラッチアップのもう一つの一般的な原因は電離放射線であり、宇宙（または非常に高い高度）用途向けに設計された電子製品では重大な問題となります。シングルイベントラッチアップは、シングルイベントアップセット（通常は宇宙線または太陽フレアからの重イオンまたは陽子）によって引き起こされるラッチアップです。 ^[1]^{[2]シングルイベントラッチアップ（SEL）は、}放射線耐性強化の一環として、いくつかの製造技術によって完全に排除できます。^[3]

高出力のマイクロ波干渉もラッチアップを引き起こす可能性がある。^[4]

CMOS集積回路とTTL集積回路はどちらも高温になるとラッチアップの影響を受けやすくなります。^[5]

CMOSラッチアップ

すべてのCMOS ICにはラッチアップパスがありますが、ラッチアップの感受性を低減する設計手法がいくつかあります。^[6]^[7]^[8]

CMOS技術には、多数の固有のバイポーラ接合トランジスタがあります。CMOSプロセスでは、nウェル/pウェルと基板の組み合わせにより寄生npnp構造が形成されると、これらのトランジスタが問題を引き起こす可能性があります。これらのサイリスタのようなデバイスをトリガーすると、VddとGNDラインが短絡し、通常はチップが破壊されるか、電源を切ることによってのみ解決できるシステム障害が発生します。^[9]

最初の図の n ウェル構造について考えてみましょう。npnp 構造は、NMOS のソース、p 基板、n ウェル、および PMOS のソースによって形成されます。等価回路も示されています。2 つのバイポーラトランジスタの 1 つが順方向バイアスされると (ウェルまたは基板を流れる電流により)、もう 1 つのトランジスタのベースに電流が流れます。この正のフィードバックにより、回路が故障するか焼損するまで電流が増加します。

CMOSラッチアップを防止するための現在業界標準となっている技術は、1977年にヒューズ・エアクラフト社によって発明されました。^[10]

ラッチアップの防止

NMOS トランジスタと PMOS トランジスタの両方を囲む絶縁酸化物層 (トレンチと呼ばれる)を追加することで、ラッチアップに耐性のあるチップを設計できます。これにより、これらのトランジスタ間の寄生シリコン制御整流器 (SCR) 構造が破壊されます。このような部品は、ホットスワップデバイスなど、電源と信号の適切なシーケンスが保証されない場合に重要です。

高濃度ドープ基板上に低濃度ドープエピタキシャル層で製造されたデバイスもラッチアップの影響を受けにくくなります。高濃度ドープ層は電流シンクとして機能し、過剰な少数キャリアが素早く再結合します。^[11]

ほとんどのシリコン・オン・インシュレータデバイスは本質的にラッチアップ耐性があります。^{[12]ラッチアップとは、タブ}^{[説明が必要]}と電源レール間の低抵抗接続です。

また、ラッチを回避するために、各トランジスタに個別のタップ接続が配置されます。ただし、これによりデバイスのサイズが大きくなるため、工場ではタップを配置するための最小スペース（たとえば、130 nm テクノロジでは 10 μm）を確保します。^{[説明が必要]}

ラッチアップのテスト

EIA / JEDEC標準IC ラッチアップテストEIA/JESD78を参照してください。
この標準は、IC 認定仕様でよく参照されます。

参考文献

^ R. Koga、KB Crawford、SJ Hansel、BM Johnson、DD Lau、SH Penzin、SD Pinkerton、MC Maher。「AN-932 SEU およびラッチアップ耐性の高度な CMOS テクノロジー」。1994 年。
^ 「集積回路のシングルイベントラッチアップ保護」2002年。
^ DJ Shirley および MK McLelland。「次世代 SC-7 RISC 宇宙飛行コンピュータ」。サウスウェスト研究所。3 ページ
^ H. Wang、J. Li、H. Li、K. Xiao、H. Chen。「高出力マイクロ波干渉による CMOS インバータのラッチアップ効果に関する実験的研究と SPICE シミュレーション」2008 年。
^ Cooper, MS; Retzler, JP「高温ショットキー TTL ラッチアップ」doi: 10.1109/TNS.1978.4329568 1978 年。
^ 「高度な CMOS ロジックにおけるラッチアップの理解」。引用: 「すべての CMOS IC で使用される構造には、ラッチアップパスが関連付けられています」
^ Jerry C. Whitaker. 「Microelectronics 2nd Edition」 2005 年、p. 7-7 から 7-8。引用: 「CMOS インバータとゲートには、本質的に、シリコン制御整流器 (SCR) を形成する寄生バイポーラトランジスタがあります。ラッチアップは避けられませんが、CMOS メーカーはラッチアップ耐性のある入力および出力回路を設計しています。」
^ フェアチャイルド。「フェアチャイルドのプロセス強化により、74HC ロジックの CMOS SCR ラッチアップ問題が解消」1998 年。
^ Jan M. Rabaey、カリフォルニア大学バークレー校、Anantha Chandrakasan、マサチューセッツ工科大学ケンブリッジ校、Borivoje Nikolic、カリフォルニア大学バークレー校、デジタル集積回路（第2版）ISBN 978-0-13-090996-1
^ 「ヒューズ航空機特許 US4173767」。
^ スティーブン・A・キャンベル著『マイクロエレクトロニクス製造の科学と工学』オックスフォード大学出版局（インド版 2007年）p.461 ISBN 978-0-19-568144-4
^ Plößl, Andreas; Kräuter, Gertrud (2000). 「シリコン・オン・インシュレーター：材料の側面と応用」.ソリッドステートエレクトロニクス. 44 (5): 775–782. doi :10.1016/S0038-1101(99)00273-7. ISSN 0038-1101 . 2023年8月5日閲覧。

外部リンク

CMOS設計におけるラッチアップ
アナログ・デバイセズ：CMOSアナログデバイスにおけるラッチアップとの戦いに勝利
Maxwell Technologies Microelectronics: ラッチアップ保護技術
SCR ラッチアップビデオチュートリアル

[1] R. Koga、KB Crawford、SJ Hansel、BM Johnson、DD Lau、SH Penzin、SD Pinkerton、MC Maher。「AN-932 SEU およびラッチアップ耐性の高度な CMOS テクノロジー」。1994 年。

[2] 「集積回路のシングルイベントラッチアップ保護」2002年。

[3] DJ Shirley および MK McLelland。「次世代 SC-7 RISC 宇宙飛行コンピュータ」。サウスウェスト研究所。3 ページ

[4] H. Wang、J. Li、H. Li、K. Xiao、H. Chen。「高出力マイクロ波干渉による CMOS インバータのラッチアップ効果に関する実験的研究と SPICE シミュレーション」2008 年。

[5] Cooper, MS; Retzler, JP「高温ショットキー TTL ラッチアップ」doi: 10.1109/TNS.1978.4329568 1978 年。

[6] 「高度な CMOS ロジックにおけるラッチアップの理解」。引用: 「すべての CMOS IC で使用される構造には、ラッチアップパスが関連付けられています」

[7] Jerry C. Whitaker. 「Microelectronics 2nd Edition」 2005 年、p. 7-7 から 7-8。引用: 「CMOS インバータとゲートには、本質的に、シリコン制御整流器 (SCR) を形成する寄生バイポーラトランジスタがあります。ラッチアップは避けられませんが、CMOS メーカーはラッチアップ耐性のある入力および出力回路を設計しています。」

[8] フェアチャイルド。「フェアチャイルドのプロセス強化により、74HC ロジックの CMOS SCR ラッチアップ問題が解消」1998 年。

[9] Jan M. Rabaey、カリフォルニア大学バークレー校、Anantha Chandrakasan、マサチューセッツ工科大学ケンブリッジ校、Borivoje Nikolic、カリフォルニア大学バークレー校、デジタル集積回路（第2版）ISBN 978-0-13-090996-1

[10] 「ヒューズ航空機特許 US4173767」。

[11] スティーブン・A・キャンベル著『マイクロエレクトロニクス製造の科学と工学』オックスフォード大学出版局（インド版 2007年）p.461 ISBN 978-0-19-568144-4

[12] Plößl, Andreas; Kräuter, Gertrud (2000). 「シリコン・オン・インシュレーター：材料の側面と応用」.ソリッドステートエレクトロニクス. 44 (5): 775–782. doi :10.1016/S0038-1101(99)00273-7. ISSN 0038-1101 . 2023年8月5日閲覧。