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相補型金属酸化膜半導体（CMOS / ˈsiːmɒs / SEE- moss ）は、p型とn型のMOSFETの相補的かつ対称的なペアを論理機能に用いる、金属酸化膜半導体電界効果トランジスタ（MOSFET）製造プロセスの一種です。 [ 1 ] CMOS技術は、マイクロプロセッサ、マイクロコントローラ、メモリチップ、その他のデジタル論理回路を含む集積回路（IC）チップの構築に使用されています。1980年代には、CMOSはNMOSロジックを凌駕し、超大規模集積回路（VLSI）チップのMOSFET製造プロセスとして主流となり、同時にそれまでのトランジスタ・トランジスタ論理（TTL）技術に取って代わりました。それ以来、CMOSはMOSFET半導体デバイスの標準的な製造プロセスであり続けています。2011年現在デジタル、アナログ、ミックスドシグナルICのほとんどを含むICチップの99%はCMOS技術を使用して製造されています。[ 2 ]
1948年、トランジスタ技術の発明者であるジョン・バーディーンとウォルター・ブラッテンが、反転層を持つ絶縁ゲートトランジスタ（IGFET）の特許を取得しました。バーディーンの概念は、今日のCMOS技術の基礎となっています。CMOSプロセスは、1963年の国際固体回路会議でフェアチャイルド・セミコンダクターのフランク・ワンラスとチータン・サによって発表されました。ワンラスは後にCMOS回路の米国特許第3,356,858号を出願し、1967年に特許が付与されました。RCAは1960年代後半に「COS-MOS」という商標でこの技術を商業化し、他のメーカーは別の名前を見つける必要に迫られ、1970年代初頭までに「CMOS」がこの技術の標準名となりました。CMOSデバイスの2つの重要な特徴は、高いノイズ耐性と低い静的消費電力です。[ 3 ] MOSFETペアの一方のトランジスタは常にオフになっているため、直列接続ではオン状態とオフ状態の切り替え時にのみ、一時的に大きな電力が消費されます。その結果、CMOSデバイスは、状態が変化していないときでも通常ある程度の待機電流が発生するNMOSロジックやトランジスタ・トランジスタ・ロジック（TTL）などの他の形式のロジックほど多くの廃熱を発生させません。これらの特性により、CMOSはチップ上に高密度のロジック機能を集積することができます。これが、CMOSがVLSIチップに実装される最も広く使用されている技術となった主な理由です。
「金属酸化物半導体」という表現は、MOS電界効果トランジスタの物理構造を指しており、酸化物絶縁体の上に金属ゲート電極が配置され、その上に半導体材料が配置されている。かつてはアルミニウムが使用されていたが、現在はポリシリコンが使用されている。IBMとIntelが45ナノメートルノードおよびそれより小さいサイズ向けに発表したように、CMOSプロセスにおける高誘電率材料の登場により、他の金属ゲートが復活した。[ 4 ]
CMOS技術は、イメージセンサー（CMOSセンサー）、データコンバーター、RF回路（RF CMOS）、および様々な種類の通信用の高集積トランシーバーなどのアナログ回路にも使用されています。
相補対称性の原理は、 1953 年にGeorge Sziklaiによって初めて導入され、その後、いくつかの相補バイポーラ回路について議論されました。同じくRCAに所属していたPaul Weimer は、1962 年にCMOS の近縁である薄膜トランジスタ(TFT) 相補回路を発明しました。彼は相補フリップフロップ回路とインバータ回路を発明しましたが、より複雑な相補論理については研究していません。彼は、同じ基板上に p チャネル TFT と n チャネル TFT を回路に組み込むことができた最初の人物でした。その 3 年前に、John T. Wallmarkと Sanford M. Marcus は、相補メモリ回路を含む、 JFETを使用した集積回路として実装されたさまざまな複雑な論理関数を発表しました。Frank Wanlass は、RCA での Weimer の研究に精通していました。[ 6 ] [ 7 ] [ 8 ] [ 9 ] [ 10 ] [ 11 ]
1955 年、カール・フロッシュとリンカーン・デリックは、シリコンウェハ上に偶然二酸化ケイ素の層を成長させ、表面パッシベーション効果を観察した。[ 12 ] 1957 年までに、フロッシュとデリックは、マスキングと事前堆積を使用してシリコントランジスタを製造することができた。彼らは、二酸化ケイ素がシリコンウェハをドーパントのウェハへの拡散から保護し、プロセス中の熱によるウェハの損傷から絶縁することを示した。[ 12 ] [ 13 ] JR リゲンツァと WG スピッツァーは、熱成長酸化物のメカニズムを研究し、 1960 年に高品質の Si/ SiO2スタックを製造した。[ 14 ] [ 15 ] [ 16 ]
この研究に続いて、モハメド・アタラとダウォン・カンは1959年にシリコンMOSトランジスタを提案し[ 17 ]、1960年にベル研究所のチームで動作するMOSデバイスの実証に成功した[ 18 ] [ 19 ]。彼らのチームには、デバイスを製造したEEラベートとEIポビロニス、拡散プロセスを開発したMOサーストン、LAダサロ、JRリゲンザ、デバイスの特性評価を行ったHKグメルとR.リンドナーが含まれていた[ 20 ] [ 21 ] 。当初、MOSFETロジックにはPMOS（p型MOS）とNMOS（n型MOS）の2種類があった[ 22 ] 。
1948年、バーディーンとブラテインは、反転層を持つ絶縁ゲートFET（IGFET）であるMOSFETの原型を特許取得した。バーディーンの特許と反転層の概念は、今日のCMOS技術の基礎となっている。[ 23 ] PMOSとNMOSプロセスを組み合わせた新しいタイプのMOSFETロジックが、フェアチャイルドのチータン・サとフランク・ワンラスによって、相補型MOS（CMOS）として開発された。1963年2月、彼らはその発明を研究論文で発表した。[ 24 ] [ 25 ]研究論文とワンラスが提出した特許の両方で、ドレイン接点とソース接点の間に二酸化ケイ素層を形成するためにシリコン基板を熱酸化することに基づくCMOSデバイスの製造方法が概説されている。 [ 26 ] [ 25 ]
CMOSは1960年代後半にRCAによって商用化されました。RCAは集積回路（IC）の設計にCMOSを採用し、1965年に空軍コンピュータ用のCMOS回路を開発し、その後1968年には288ビットのCMOS SRAMメモリチップを開発しました。 [ 24 ] RCAはまた、1968年に4000シリーズの集積回路にCMOSを使用し、 20μmの半導体製造プロセスから始め、その後数年間かけて徐々に10μmプロセスへとスケールダウンしました。 [ 27 ]
CMOS技術は当初、当時より高性能だったNMOSを優先し、アメリカの半導体業界では見過ごされていた。しかし、CMOSは低消費電力という利点から日本の半導体メーカーによって急速に採用され、さらに発展を遂げ、日本の半導体産業の隆盛につながった。[ 28 ]東芝は1969年に、通常のCMOSよりも低消費電力で動作速度が速い回路技術であるC 2 MOS（クロック付きCMOS ）を開発した。東芝はC 2 MOS技術を使用して、1971年に開発され1972年に発売されたシャープのElsi Mini LEDポケット電卓用の大規模集積回路（LSI）チップを開発した。 [ 29 ]諏訪精工舎（現セイコーエプソン）は1969年にセイコーのクォーツ時計用のCMOS ICチップの開発を開始し、1971年にセイコーアナログクォーツ38SQW時計の発売とともに量産を開始した。[ 30 ]初めて量産されたCMOS民生用電子製品は、 1970年に発売されたハミルトンのパルサー「リストコンピュータ」デジタル時計だった。[ 31 ]低消費電力のため、CMOSロジックは1970年代以降、電卓や時計に広く使用されている。 [ 32 ]
1970年代初頭の初期のマイクロプロセッサはPMOSプロセッサであり、当初は初期のマイクロプロセッサ業界を支配していました。1970年代後半には、NMOSマイクロプロセッサがPMOSプロセッサを追い越しました。[ 33 ] CMOSマイクロプロセッサは、1975年にIntersil 6100 [ 33 ]とRCA CDP 1801 [ 34 ]とともに導入されました。しかし、CMOSプロセッサが主流になったのは1980年代になってからです。[ 33 ]
CMOSは当初NMOSロジックよりも低速であったため、1970年代にはコンピュータでNMOSがより広く使用されました。[ 32 ] Intel 5101 (1 kb SRAM ) CMOSメモリチップ(1974)のアクセス時間は800 nsでしたが、[ 35 ] [ 36 ]当時最速のNMOSチップであるIntel 2147 (4 kb SRAM) HMOSメモリチップ(1976)のアクセス時間は55/70 nsでした。[ 32 ] [ 36 ] 1978年、増原俊明率いる日立の研究チームは、 3 μmプロセスで製造されたHM6147 (4 kb SRAM)メモリチップとともに、ツインウェルHi-CMOSプロセスを発表しました。[ 32 ] [ 37 ] [ 38 ]日立の HM6147 チップは、Intel 2147 HMOS チップの性能 (55/70 ns アクセス) に匹敵することができたが、HM6147 は2147 (110 mA) よりも大幅に少ない電力 (15 mA ) を消費した。同等の性能と大幅に少ない電力消費により、ツインウェル CMOS プロセスは最終的に1980 年代にコンピュータ用半導体製造プロセスとして最も一般的な NMOS を凌駕した。 [ 32 ]
1980年代には、CMOSマイクロプロセッサがNMOSマイクロプロセッサを凌駕した。[ 33 ] 1989年に木星の周回軌道に送られたNASAのガリレオ探査機は、低消費電力のためRCA 1802 CMOSマイクロプロセッサを使用した。 [ 31 ]
Intel は1983 年にCMOS半導体デバイス製造用の1.5 μm プロセスを導入しました。 [ 39 ] 1980 年代半ば、IBMのBijan Davari は、高性能、低電圧、ディープサブミクロンCMOS 技術を開発し、より高速なコンピュータやポータブルコンピュータ、バッテリー駆動のハンドヘルド電子機器の開発を可能にしました。[ 40 ] 1988 年、Davari は高性能250 ナノメートルCMOS プロセスを実証した IBM チームを率いました。[ 41 ]
富士通は1987年に700 nm CMOSプロセスを商用化し[ 39 ]、その後日立、三菱電機、NEC、東芝は1989年に500 nm CMOSを商用化した[ 42 ]。 1993年にはソニーが350 nm CMOSプロセスを商用化し、日立とNECは250 nm CMOSを商用化した。日立は1995年に160 nm CMOSプロセスを導入し、その後三菱電機は1996年に150 nm CMOSを導入し、その後サムスン電子は1999年に140 nmを導入した[ 42 ]。
2000年、Micron TechnologyのGurtej Singh SandhuとTrung T. Doanは原子層堆積法による高誘電率膜を発明し、コスト効率の高い90 nm CMOSプロセスの開発につながった。[ 40 ] [ 43 ]東芝とソニーは2002年に65 nm CMOSプロセスを開発し、[ 44 ]その後TSMCは2004年に45 nm CMOSロジックの開発を開始した。[ 45 ] Micron TechnologyのGurtej Singh Sandhuによるピッチダブルパターニングの開発は、2000年代に30 nmクラスのCMOSの開発につながった。[ 40 ]
CMOSは、最新のLSIおよびVLSIデバイスのほとんどで使用されています。[ 32 ] 2010年現在、ワットあたりの性能が毎年最も高いCPUは、 1976年以来CMOSスタティックロジックです。2019年現在、プレーナーCMOS技術は依然として最も一般的な半導体デバイス製造方法ですが、20nmより小さい半導体ノードを製造できる非プレーナーFinFET技術に徐々に置き換えられつつあります。[ 46 ]
「CMOS」とは、特定のデジタル回路設計スタイルと、その回路を集積回路（チップ）上に実装するために使用されるプロセスファミリーの両方を指します。CMOS回路は、抵抗負荷を持つロジックファミリよりも消費電力が少なくなります。この利点が増大し、重要性が増してきたため、CMOSプロセスとその派生技術が主流となり、現代の集積回路製造の大部分はCMOSプロセスで行われています。[ 47 ] CMOSロジックは、 NMOSロジックの約7分の1の電力を消費し、[ 32 ]バイポーラトランジスタ・トランジスタロジック（TTL）の約1000万分の1の電力しか消費しません。[ 48 ] [ 49 ]
CMOS回路は、p型およびn型金属酸化膜半導体電界効果トランジスタ（MOSFET）を組み合わせて、論理ゲートやその他のデジタル回路を実現します。CMOSロジックはデモンストレーション用に個別のデバイスで実装することもできますが、市販のCMOS製品は、多くの場合10～400 mm²の長方形のシリコン基板上に、両タイプのトランジスタを最大数十億個集積した集積回路です。
CMOSは常にエンハンスメントモードMOSFETをすべて使用します（つまり、ゲート・ソース間電圧がゼロの場合、トランジスタはオフになります）。[ 50 ]
CMOS回路は、すべてのp型金属酸化膜半導体（PMOS）トランジスタが、電圧源または別のPMOSトランジスタからの入力を持つように構成されています。同様に、すべてのNMOSトランジスタは、グランドまたは別のNMOSトランジスタからの入力を持つ必要があります。PMOSトランジスタの構成では、ゲート電圧が低い場合はソースとドレイン間の抵抗が低く、ゲート電圧が高い場合は抵抗が高くなります。一方、NMOSトランジスタの構成では、ゲート電圧が低い場合はソースとドレイン間の抵抗が高く、ゲート電圧が高い場合は抵抗が低くなります。CMOSは、すべてのnMOSFETをpMOSFETで補完し、両方のゲートと両方のドレインを接続することで、電流の削減を実現しています。ゲートに高電圧を印加するとnMOSFETが導通し、pMOSFETは非導通になりますが、ゲートに低電圧を印加すると逆になります。この構成により、消費電力と発熱が大幅に削減されます。ただし、スイッチング時間中は、ゲート電圧が1つの状態から別の状態に遷移する際に、pMOSとnMOSの両方のMOSFETが短時間導通します。これは電力消費量の急激な増加を引き起こし、高周波域では深刻な問題となる。
隣の図は、入力がPMOSトランジスタ（図の上部）とNMOSトランジスタ（図の下部）の両方に接続された場合に何が起こるかを示しています。Vddは電源に接続された正の電圧で、Vssはグランドです。Aは入力、Qは出力です。
Aの電圧が低い場合（つまりVssに近い場合）、NMOSトランジスタのチャネルは高抵抗状態となり、VssとQが切り離されます。PMOSトランジスタのチャネルは低抵抗状態となり、VddとQが接続されます。したがって、QはVddを検出します。
一方、Aの電圧が高い場合（つまりVddに近い場合）、PMOSトランジスタは高抵抗状態となり、VddとQが切り離されます。NMOSトランジスタは低抵抗状態となり、VssとQが接続されます。このとき、QはVssを記録します。
つまり、PMOSトランジスタとNMOSトランジスタの出力は相補的であり、入力が低いときは出力が高く、入力が高いときは出力が低くなります。入力がどのような値であっても、出力がフローティング状態になることはありません（配線の静電容量と電気的ドレイン／接地がないため、電荷が蓄積されることはありません）。このような入出力特性により、CMOS回路の出力は入力の反転となります。
トランジスタの抵抗値は厳密にゼロまたは無限大になることは決してないため、QはVssまたはVddと厳密に等しくなることはありませんが、Qは常にAがVddに近かった時よりもVssに近くなります（AがVssに近かった場合はその逆になります）。この増幅がなければ、直列に接続できる論理ゲートの数には非常に低い制限があり、数十億個のトランジスタを用いたCMOSロジックは不可能になります。
CMOS の電源ピンは、メーカーによってV DDとV SS、またはV CCとグランド (GND)と呼ばれます。V DDとV SS は従来の MOS 回路からの引き継ぎで、ドレイン電源とソース電源を表します。[51] これらは、両方の電源が実際にはソース電源であるため、CMOS に直接適用されません。V CCとグランドはTTLロジックからの引き継ぎで、その命名法は54C/74C ラインの CMOS の導入とともに維持されています。
CMOS回路の重要な特徴の一つは、PMOSトランジスタとNMOSトランジスタの間に存在する双対性です。CMOS回路は、出力から電源またはグランドのいずれかに常に経路が存在するように設計されます。これを実現するには、電圧源へのすべての経路の集合が、グランドへのすべての経路の集合の補集合でなければなりません。これは、一方を他方のNOTで定義することで容易に実現できます。ド・モルガンの法則に基づく論理により、並列接続されたPMOSトランジスタには対応する直列接続されたNMOSトランジスタが存在し、直列接続されたPMOSトランジスタには対応する並列接続されたNMOSトランジスタが存在します。
ANDゲートやORゲートなど、より複雑な論理関数では、ゲート間の経路を操作して論理を表現する必要があります。経路が2つのトランジスタの直列接続で構成されている場合、両方のトランジスタは対応する電源電圧に対して低い抵抗を持つ必要があり、これはANDをモデル化します。経路が2つのトランジスタの並列接続で構成されている場合、電源電圧を出力に接続するために、どちらか一方または両方のトランジスタが低い抵抗を持つ必要があり、これはORをモデル化します。
右図は、 CMOSロジックにおけるNANDゲートの回路図です。AとBの両方の入力がハイの場合、NMOSトランジスタ（図の下半分）は両方とも導通し、PMOSトランジスタ（上半分）はどちらも導通せず、出力とVss （グランド）の間に導通経路が確立され、出力はローになります。AとBの両方の入力がローの場合、NMOSトランジスタはどちらも導通せず、PMOSトランジスタは両方とも導通し、出力とVdd（電圧源）の間に導通経路が確立され、出力はハイになります。AまたはBのいずれかの入力がローの場合、NMOSトランジスタの1つは導通せず、PMOSトランジスタの1つは導通し、出力とVdd（電圧源）の間に導通経路が確立され、出力はハイになります。2つの入力のうち、出力がローになる唯一の構成は両方ともハイの場合であるため、この回路はNAND（NOT AND）ロジックゲートを実装しています。
CMOSロジックがNMOSロジックよりも優れている点は、NMOSロジックの負荷抵抗とは異なり、(PMOS)プルアップトランジスタがオン時に低抵抗となるため、出力の低レベルから高レベル、および高レベルから低レベルへの遷移が高速であることです。さらに、出力信号は低レベルと高レベルの電圧レール間で全電圧を振幅します。この強力でほぼ対称的な応答特性により、CMOSはノイズ耐性も高くなります。
CMOS回路における遅延の計算方法については、「論理的努力」の項を参照してください。
この例では、製造時の物理的な表現として描かれたNANDロジックデバイスを示します。物理的なレイアウトの視点は、積層された層の「鳥瞰図」です。回路はp型基板上に構築されます。ポリシリコン、拡散層、およびnウェルは「ベース層」と呼ばれ、実際にはp型基板のトレンチに挿入されます。（右下のプロセス図のステップ1～6を参照）コンタクトは、ベース層と最初の金属層（金属1）の間の絶縁層を貫通して接続します。
NANDゲートへの入力（緑色で示されている）はポリシリコンでできています。トランジスタ（デバイス）は、ポリシリコンと拡散層が交差して形成されます。N型デバイスの場合はN拡散層、P型デバイスの場合はP拡散層がそれぞれサーモンピンクと黄色で示されています。出力（「out」）は金属で接続されています（シアン色で示されている）。金属とポリシリコンまたは拡散層との接続は、コンタクト（黒い四角で示されている）を介して行われます。この物理レイアウトの例は、前の例で示したNAND論理回路と一致しています。
Nデバイスはp型基板上に製造され、Pデバイスはn型ウェル（nウェル）内に製造される。ラッチアップを防ぐため、 p型基板の「タップ」はVSSに接続され、n型nウェルのタップはVDDに接続される。
CMOSロジックは、スイッチング時（「動的電力」）にのみ電力を消費するため、NMOSロジック回路よりも消費電力が少なくなります。最新の90ナノメートルプロセスで製造された一般的なASICでは、出力のスイッチングに120ピコ秒かかり、10ナノ秒ごとに1回発生します。一方、NMOSロジックは、負荷抵抗とn型ネットワークを介してVddからVssへの電流経路が存在するため、トランジスタがオンになっている間は常に電力を消費します。
スタティックCMOSゲートは、アイドル時に消費電力がほぼゼロであるため、非常に電力効率に優れています。以前は、チップ設計においてCMOSデバイスの消費電力は主要な考慮事項ではありませんでした。速度や面積といった要素が設計パラメータを支配していました。しかし、CMOS技術がサブミクロンレベルを下回るにつれて、チップの単位面積あたりの消費電力は飛躍的に増加しました。
大まかに分類すると、CMOS回路における電力損失は、静的要素と動的要素という2つの要素によって発生します。
NMOSトランジスタとPMOSトランジスタはどちらもゲート・ソースしきい値電圧（Vth ）を持ち、この電圧を下回るとデバイスを流れる電流（サブスレッショルド電流と呼ばれる）は指数関数的に減少します。従来、CMOS回路はしきい値電圧よりもはるかに高い電源電圧で動作していました（ Vddは5V 、NMOSとPMOSの両方のVthは 700mV程度でした）。一部のCMOS回路で使用される特殊なタイプのトランジスタは、しきい値電圧がほぼゼロのネイティブトランジスタです。
SiO₂は優れた絶縁体ですが、非常に薄い層では電子が薄い絶縁膜をトンネル効果で通過することがあります。その確率は酸化膜の厚さとともに指数関数的に減少します。 ゲート酸化膜の 厚さが20Å以下の130nm以下のトランジスタでは、トンネル電流が非常に重要になります。
逆方向の小さな漏れ電流は、拡散領域とウェル（例えば、p型拡散とn型ウェル）、ウェルと基板（例えば、n型ウェルとp型基板）の間に逆バイアスが形成されることによって生じます。最新のプロセスでは、ダイオードの漏れ電流はサブスレッショルド電流やトンネル電流に比べて非常に小さいため、電力計算時には無視できます。
比率が一致しない場合、PMOSとNMOSの電流が異なる可能性があります。これにより不均衡が生じ、不適切な電流によってCMOSが過熱し、不必要に電力を消費する可能性があります。さらに、最近の研究では、デバイスの速度低下とのトレードオフとして、経年劣化効果によりリーク電力が減少することが示されています。[ 52 ]
設計を高速化するために、メーカーはより低い電圧しきい値を持つ構造に切り替えましたが、このため、Vthが200mVの最新のNMOSトランジスタは、かなりの サブスレッショルドリーク電流を持っています。アクティブにスイッチングしていない多数の回路を含む設計（デスクトッププロセッサなど）は、このリーク電流のために依然として電力を消費します。リーク電力は、このような設計で消費される総電力のかなりの部分を占めています。現在ファウンドリから入手可能なマルチスレッショルドCMOS（MTCMOS）は、リーク電力を管理するアプローチの1つです。MTCMOSでは、スイッチング速度が重要でない場合は高Vthトランジスタを使用し、速度に敏感なパスでは低Vthトランジスタを使用します。さらに薄いゲート誘電体を使用する技術の進歩は、極めて薄いゲート誘電体を介した電流トンネルのために、追加のリーク成分を持ちます。従来のゲート誘電体である二酸化ケイ素の代わりに高κ誘電体を使用すると、ゲート絶縁体が厚くなるため、同様のデバイス性能が得られ、この電流を回避できます。新しい材料とシステム設計を使用してリーク電力を削減することは、CMOSのスケーリングを維持するために重要です。[ 53 ]
CMOS回路は、スイッチングのたびに様々な負荷容量（主にゲート容量と配線容量、ドレイン容量と一部のソース容量）を充電することで電力を消費します。CMOSロジックの1サイクルでは、電流はV DDから負荷容量に流れて充電し、放電時には充電された負荷容量（C L）からグランドに流れます。したがって、1サイクルの充電/放電で、合計Q=C L V DDの電力がV DDからグランドに転送されます。負荷容量のスイッチング周波数を乗じることで消費電流が得られ、さらに平均電圧を乗じることで、CMOSデバイスが消費する特性スイッチング電力が得られます。。
ほとんどのゲートはクロックサイクルごとに動作/スイッチングしないため、多くの場合、係数が伴います。活動係数と呼ばれる。ここで、動的電力損失は次のように書き換えることができる。。
システム内のクロックは、毎サイクル上昇と下降を繰り返すため、活動係数α=1を持ちます。ほとんどのデータの活動係数は0.1です。[ 54 ]ノードの正しい負荷容量と活動係数を推定すれば、そのノードでの動的電力消費を効果的に計算できます。
Since there is a finite rise/fall time for both pMOS and nMOS, during transition, for example, from off to on, both the transistors will be on for a small period of time in which current will find a path directly from VDD to ground, hence creating a short-circuit current, sometimes called a crowbar current. Short-circuit power dissipation increases with the rise and fall time of the transistors.
This form of power consumption became significant in the 1990s as wires on chip became narrower and the long wires became more resistive. CMOS gates at the end of those resistive wires see slow input transitions. Careful design which avoids weakly driven long skinny wires reduces this effect, but crowbar power can be a substantial part of dynamic CMOS power.
Parasitic transistors that are inherent in the CMOS structure may be turned on by input signals outside the normal operating range, e.g. electrostatic discharges or line reflections. The resulting latch-up may damage or destroy the CMOS device. Clamp diodes are included in CMOS circuits to deal with these signals. Manufacturers' data sheets specify the maximum permitted current that may flow through the diodes.
Besides digital applications, CMOS technology is also used in analog applications. For example, there are CMOS operational amplifier ICs available in the market. Transmission gates may be used as analog multiplexers instead of signal relays. CMOS technology is also widely used for RF circuits all the way to microwave frequencies, in mixed-signal (analog+digital) applications.
RF CMOSとは、ミックスドシグナルCMOS集積回路技術に基づいたRF回路（無線周波数回路）を指します。これらは無線通信技術で広く使用されています。RF CMOSは、1980年代後半にUCLAで働いていたアサド・アビディによって開発されました。これによりRF回路の設計方法が変化し、無線トランシーバーで個別のバイポーラトランジスタがCMOS集積回路に置き換えられました。[ 55 ]これにより、高度で低コストかつポータブルなエンドユーザー端末が実現し、幅広い無線通信システム向けに小型、低コスト、低消費電力、ポータブルなユニットが誕生しました。これにより「いつでもどこでも」通信が可能になり、無線革命をもたらし、無線産業の急速な成長につながりました。[ 56 ]
現代の無線ネットワーク機器や携帯電話のベースバンドプロセッサ[ 57 ] [ 58 ]と無線トランシーバは、RF CMOSデバイスを使用して大量生産されています。[ 55 ] RF CMOS回路は、衛星技術（ GPSなど）、Bluetooth、Wi-Fi、近距離無線通信（NFC）、モバイルネットワーク（ 3Gや4Gなど）、地上放送、車載レーダーアプリケーションなど、さまざまな用途で無線信号の送受信に広く使用されています。[ 59 ]
商用RF CMOSチップの例としては、IntelのDECTコードレス電話や、Atherosなどの企業が開発した802.11（Wi-Fi ）チップなどがあります。 [ 60 ]商用RF CMOS製品は、Bluetoothや無線LAN（WLAN）ネットワークにも使用されています。[ 61 ] RF CMOSは、 GSM 、Wi-Fi、Bluetoothなどの無線規格の無線トランシーバー、3Gなどのモバイルネットワークのトランシーバー、無線センサーネットワーク（WSN）のリモートユニットにも使用されています。[ 62 ]
RF CMOS技術は、無線ネットワークやモバイル通信機器を含む現代の無線通信にとって不可欠です。RF CMOS技術を商用化した企業の1つがインフィニオンです。同社のバルクCMOS RFスイッチは年間10億個以上を販売し、 2018年時点で 累計50 億個に達しています。[ 63 ]
従来のCMOSデバイスは、-55 ℃から+125 ℃の範囲で動作します。
2008年8月の時点で、シリコンCMOSが-233 ℃（40K ）まで動作するという理論的な兆候があった。[ 64 ]その後、オーバークロックされたAMD Phenom IIプロセッサと液体窒素および液体ヘリウム冷却の組み合わせにより、 40K付近の動作温度が達成された。[ 65 ]
超小型（L = 20 nm、W = 20 nm）MOSFETは、−269 °C（4 K）から約−258 °C（15 K ）の範囲の極低温で動作させたときに、単一電子限界を達成します。トランジスタは、電子が1つずつ段階的に充電されるため、クーロンブロッケードを示します。チャネルに閉じ込められる電子の数は、ゲート電圧によって制御され、最初は電子が0個占有されている状態から始まり、1個または複数個に設定できます。[ 68 ]
{{cite book}}:|journal=無視 (ヘルプ) Sze , SM (1991). Semiconductor Devices: Pioneering Papers . Singapore: World Scientific. doi : 10.1142/1087に再録。ISBN 978-981-02-0209-5。ゲートは、TTLゲートに比べて約10万分の1の消費電力で済みます。