分岐予測器

コンピュータアーキテクチャにおいて、分岐予測器^{[1] [2] [3] [4] [5]}は、分岐（if-then-else構造など）がどの方向に進むかを、それが明確に分かる前に推測しようとするデジタル回路である。分岐予測器の目的は、命令パイプラインのフローを改善することである。分岐予測器は、多くの現代のパイプライン型マイクロプロセッサアーキテクチャ において、高性能を達成する上で重要な役割を果たしている。

双方向の分岐は、通常、条件付きジャンプ命令で実装されます。条件付きジャンプは、「実行」されてプログラム メモリ内の別の場所にジャンプするか、「実行されない」状態で条件付きジャンプの直後に実行を継続するかのいずれかになります。条件が計算され、条件付きジャンプが命令パイプラインの実行ステージを通過するまで、条件付きジャンプが実行されるかどうかは確実にはわかりません (図 1 を参照)。

分岐予測がなければ、プロセッサは条件付きジャンプ命令が実行ステージを通過してからでないと、次の命令がパイプラインのフェッチ ステージに入ることができません。分岐予測器は、条件付きジャンプが実行される可能性が高いか、実行されない可能性が高いかを推測することで、この時間の無駄を回避しようとします。最も可能性が高いと推測された分岐がフェッチされ、投機的に実行されます。後で推測が間違っていたことが検出された場合、投機的に実行された命令または部分的に実行された命令は破棄され、パイプラインは正しい分岐からやり直し、遅延が発生します。

分岐予測ミスの場合に無駄になる時間は、フェッチステージから実行ステージまでのパイプラインのステージ数に等しい。現代のマイクロプロセッサはパイプラインがかなり長い傾向があり、予測ミスによる遅延は10～20クロックサイクルである。その結果、パイプラインを長くすると、より高度な分岐予測器の必要性が増す。^[6]

条件付きジャンプ命令に初めて遭遇したときは、予測の根拠となる情報があまりありません。しかし、分岐予測器は分岐が実行されるかどうかの記録を保持します。以前に何度か発生した条件付きジャンプに遭遇したときは、履歴に基づいて予測を行うことができます。たとえば、分岐予測器は、条件付きジャンプが実行される頻度が高いことや、2 回に 1 回実行されることを認識する場合があります。

分岐予測は、分岐ターゲット予測とは異なります。分岐予測は、条件付きジャンプが実行されるかどうかを推測しようとします。分岐ターゲット予測は、命令自体をデコードして実行することによって計算される前に、実行される条件付きまたは無条件ジャンプのターゲットを推測しようとします。分岐予測と分岐ターゲット予測は、多くの場合、同じ回路に組み込まれます。

静的予測は、コード実行の動的な履歴に関する情報に依存しないため、最も単純な分岐予測手法です。代わりに、分岐命令のみに基づいて分岐の結果を予測します。^[7]

SPARCとMIPS (最初の商用RISCアーキテクチャの 2 つ)の初期の実装では、単方向の静的分岐予測が使用されていました。つまり、条件付きジャンプが実行されないことを常に予測し、次の連続した命令を常にフェッチします。分岐またはジャンプが評価され、実行されることが判明した場合にのみ、命令ポインタが非連続アドレスに設定されます。

どちらの CPU もデコード ステージで分岐を評価し、1 サイクルで命令をフェッチします。その結果、分岐ターゲットの繰り返しは 2 サイクルになり、マシンは常に分岐が実行された直後に命令をフェッチします。どちらのアーキテクチャも、フェッチされた命令を利用するために 分岐遅延スロットを定義します。

より高度な静的予測では、後方分岐は実行され、前方分岐は実行されないと想定します。後方分岐とは、自身のアドレスよりも低いターゲット アドレスを持つ分岐です。この手法は、通常は後方を指す分岐であり、実行される頻度の方が高いループの予測精度の向上に役立ちます。

一部のプロセッサでは、静的予測を実行するか実行しないかを判断するために、分岐予測ヒントをコードに挿入することができます。Intel Pentium 4は分岐予測ヒントを受け入れますが、この機能は後のIntelプロセッサでは廃止されました。^[8]

静的予測は、動的分岐予測機能を備えた一部のプロセッサで、動的予測器が使用するのに十分な情報がない場合にフォールバック技術として使用されます。モトローラMPC7450（G4e）とインテルPentium 4の両方が、この技術をフォールバックとして使用しています。^[9]

静的予測では、すべての決定はプログラムの実行前のコンパイル時に行われます。^[10]

動的分岐予測^[2]は、実行時に収集された分岐の実行または不実行に関する情報を使用して、分岐の結果を予測します。^[1]

ランダム ビットまたは疑似ランダム ビット (純粋な推測) を使用すると、すべての分岐の 50% の正しい予測率が保証されます。これは、命令の順序を変更しても改善 (または悪化) されません。(「仮定テイク」という最も単純な静的予測では、コンパイラーは命令の順序を変更して、50% を超える正しい予測を得ることができます。) また、タイミングが [はるかに] 非決定的になります。

一部のスーパースカラー プロセッサ(MIPS R8000、Alpha 21264、およびAlpha 21464 (EV8)) は、次の行へのポインタを使用して各命令行をフェッチします。この次の行予測は、分岐ターゲット予測と分岐方向予測を処理します。

次の行の予測子が 2、4、または 8 個の命令の整列したグループを指している場合、分岐ターゲットは通常、フェッチされた最初の命令ではないため、フェッチされた最初の命令は無駄になります。簡単にするために、分岐ターゲットが均一に分散されていると仮定すると、フェッチされた命令はそれぞれ 0.5、1.5、および 3.5 個が破棄されます。

分岐自体は通常、整列されたグループ内の最後の命令ではないため、実行された分岐 (またはその遅延スロット) の後の命令は破棄されます。ここでも、分岐命令の配置が均一に分散していると仮定すると、フェッチされた 0.5、1.5、および 3.5 個の命令が破棄されます。

分岐行と宛先行で破棄された命令は、単一サイクルの次の行予測子の場合でも、ほぼ完全なフェッチ サイクルに加算されます。

1 ビットの飽和カウンタ (基本的にはフリップフロップ) は、分岐の最終結果を記録します。これは、あまり正確ではありませんが、考えられる最も単純なバージョンの動的分岐予測器です。

2ビット飽和カウンタ^{[1]は4つの状態を持つ}ステートマシンである。

• 絶対に受け入れられない
• 弱く取られていない
• 弱く取られた
• 強く受け止めた

分岐が評価されると、対応するステート マシンが更新されます。分岐が不成立と評価されると、状態は強く不成立の方向に変化し、分岐が成立と評価されると、状態は強く成立の方向に変化します。2 ビット カウンター方式が 1 ビット方式よりも優れている点は、条件付きジャンプが、予測が変わる前に、過去に最も多く実行した動作から 2 度逸脱する必要があることです。たとえば、ループを閉じる条件付きジャンプは、2 度ではなく 1 度で誤予測されます。

オリジナルの非MMX Intel Pentiumプロセッサは飽和カウンタを使用していますが、実装は不完全です。^[8]

SPEC '89ベンチマークでは、すべてのブランチが一意のカウンターにマッピングされると、非常に大きなバイモーダル予測子の正解率は93.5%で飽和します。^{[11] : 3}

予測テーブルは命令アドレスビットでインデックス付けされるため、プロセッサは命令がデコードされる前にすべての命令の予測を取得できます。

2 レベル分岐予測器 (相関ベース分岐予測器とも呼ばれる) は、2 次元のカウンター テーブル (パターン履歴テーブルとも呼ばれる) を使用します。テーブル エントリは 2 ビット カウンターです。

ステートメントが 3 回実行される場合if、3 回目の実行で行われる決定は、前の 2 回が行われたかどうかによって左右される可能性があります。このようなシナリオでは、2 レベル適応型予測子は飽和カウンターよりも効率的に機能します。2 回ごとに実行される条件付きジャンプや、その他の定期的に繰り返されるパターンを持つ条件付きジャンプは、飽和カウンターでは適切に予測されません。2 レベル適応型予測子は、分岐の最後の n 回の発生履歴を記憶し、2 ^{n 個の}履歴パターンのそれぞれに対して 1 つの飽和カウンターを使用します。この方法は、図 3 に示されています。

n = 2 の例を考えてみましょう。これは、分岐の最後の 2 回の発生が 2 ビットのシフト レジスタに格納されることを意味します。この分岐履歴レジスタは、00、01、10、11 の4 つの異なるバイナリ値を持つことができます。ここで、0 は「実行されなかった」ことを意味し、1 は「実行された」ことを意味します。パターン履歴テーブルには、分岐ごとに 2 ²  = 4 の可能な分岐履歴のそれぞれに 1 つずつ、4 つのエントリが含まれます。また、テーブルの各エントリには、各分岐に対して図 2 と同じタイプの 2 ビット飽和カウンタが含まれます。分岐履歴レジスタは、4 つの飽和カウンタのどれを使用するかを選択するために使用されます。履歴が 00 の場合、最初のカウンタが使用され、履歴が 11 の場合、4 つのカウンタの最後のカウンタが使用されます。

たとえば、条件付きジャンプが 3 回ごとに実行されるとします。分岐シーケンスは 001001001... です。この場合、パターン履歴テーブルのエントリ番号 00 は「強く実行される」状態になり、2 つのゼロの後に 1 が続くことを示します。エントリ番号 01 は「強く実行されない」状態になり、01 の後に 0 が続くことを示します。エントリ番号 10 の場合も同様ですが、エントリ番号 11 は連続して 1 が 2 つ出現することはないため、使用されません。

nビットの履歴を持つ2レベル適応予測器の一般的なルールは、すべてのnビットのサブシーケンスが異なる場合、任意の周期の任意の繰り返しシーケンスを予測できることです。^[8]

2レベル適応予測器の利点は、任意の繰り返しパターンを予測することを素早く学習できることです。この方法は、ミシガン大学のT.-Y. YehとYale Pattによって発明されました。^[13] 1991年の最初の発表以来、この方法は非常に人気が高まっています。この予測方法のバリエーションは、ほとんどの現代のマイクロプロセッサで使用されています。^{[引用が必要]}

第2レベルをニューラルネットワークに置き換えた2レベル分岐予測器が提案されている。^[14]

ローカル分岐予測器には、条件付きジャンプ命令ごとに個別の履歴バッファがあります。2 レベルの適応型予測器を使用できます。履歴バッファは条件付きジャンプ命令ごとに別々ですが、パターン履歴テーブルも別々にすることも、すべての条件付きジャンプ間で共有することもできます。

Intel Pentium MMX、Pentium II、およびPentium IIIには、 ローカル 4 ビット履歴と、条件ジャンプごとに 16 エントリを持つローカル パターン履歴テーブルを備えたローカル分岐予測機能があります。

SPEC '89ベンチマークでは、非常に大きなローカル予測子の正解率は97.1%で飽和する。^{[11] : 6}

グローバル分岐予測器は、条件付きジャンプごとに個別の履歴レコードを保持しません。代わりに、すべての条件付きジャンプの共有履歴を保持します。共有履歴の利点は、異なる条件付きジャンプ間の相関関係が予測の一部となることです。欠点は、異なる条件付きジャンプが相関関係にない場合、履歴が無関係な情報によって薄められ、間に他の多くの分岐がある場合、履歴バッファーに同じ分岐からのビットが含まれない可能性があることです。2 レベルの適応型予測器を使用する場合があります。

この方式は、テーブル サイズが大きい場合にのみ飽和カウンタ方式よりも優れていますが、ローカル予測ほど優れていることはほとんどありません。適切な予測を行うには、履歴バッファを長くする必要があります。パターン履歴テーブルのサイズは、履歴バッファのサイズに応じて指数関数的に増加します。したがって、大きなパターン履歴テーブルは、すべての条件付きジャンプで共有する必要があります。

グローバルに共有される履歴バッファとパターン履歴テーブルを持つ 2 レベルの適応型予測器は、グローバル履歴と分岐 PC をXOR する場合は「gshare」予測器と呼ばれ、それらを連結する場合は「gselect」予測器と呼ばれます。グローバル分岐予測は、 AMDプロセッサ、および Intel Pentium M、Core、Core 2、SilvermontベースのAtomプロセッサで使用されます。

合金分岐予測器^{[15]は、ローカルおよびグローバル分岐履歴}を連結することで、ローカル予測原理とグローバル予測原理を組み合わせます。プログラムカウンタのビットもいくつか使用される可能性があります。テストでは、VIA Nanoプロセッサがこの技術を使用している可能性があることが示されています。^[8]

合意予測器は、グローバルに共有される履歴バッファとパターン履歴テーブル、および追加のローカル飽和カウンタを備えた2レベルの適応型予測器です。ローカル予測器とグローバル予測器の出力は相互に排他的論理和され、最終的な予測が行われます。その目的は、反対の予測を持つ2つの分岐がパターン履歴テーブルで同じエントリを共有する場合に、パターン履歴テーブルでの競合を減らすことです。^[16]

ハイブリッド予測子 (複合予測子とも呼ばれる) は、複数の予測メカニズムを実装します。最終的な予測は、過去にどの予測子が最良の予測を行ったかを記憶するメタ予測子、または奇数の異なる予測子に基づく多数決関数のいずれかに基づきます。

スコット・マクファーリングは1993年の論文で複合分岐予測を提案した。^[11]

SPEC'89 ベンチマークでは、このような予測子はローカル予測子と同程度に優れています。^{[引用が必要]}

gshare のような予測子は、複数のテーブル エントリを使用して、特定の分岐の動作を追跡します。このエントリの多重化により、2 つの分岐が同じテーブル エントリにマップされる可能性が非常に高くなります (エイリアシングと呼ばれる状況)。その結果、それらの分岐の予測精度が低下する可能性が非常に高くなります。複数の予測子がある場合は、各予測子が異なるエイリアシング パターンを持つように調整すると効果的です。これにより、少なくとも 1 つの予測子にエイリアシングがない可能性が高くなります。異なる予測子に異なるインデックス関数を持つ複合予測子はgskew予測子と呼ばれ、データおよび命令のキャッシュに使用されるスキュー連想キャッシュに類似しています。

ループを制御する条件付きジャンプは、特別なループ予測子を使用して予測するのが最適です。N 回繰り返すループの下部にある条件付きジャンプは、N-1 回実行され、その後 1 回実行されません。条件付きジャンプがループの先頭に配置されている場合は、N-1 回実行されず、その後 1 回実行されます。一方方向に何度も進み、その後 1 回逆方向に進む条件付きジャンプは、ループ動作があると検出されます。このような条件付きジャンプは、単純なカウンターを使用して簡単に予測できます。ループ予測子は、メタ予測子が条件付きジャンプにループ動作があるかどうかを検出するハイブリッド予測子の一部です。

間接ジャンプ命令は、2つ以上の分岐から選択できます。一部のプロセッサには、特殊な間接分岐予測器があります。^{[17] [18]} Intel ^[19]および AMD ^[20]の新しいプロセッサは、2レベルの適応予測器を使用して間接分岐を予測できます。この種の命令は、履歴バッファに1ビット以上を提供します。IBMのzEC12以降のz/Architectureプロセッサは、汎用レジスタの内容に即値変位を追加して構築された分岐ターゲットアドレスを使用して、特定の命令の分岐予測エントリをプリロードできる BRANCH PREDICTION PRELOAD 命令をサポートしています。^{[21] [22]}

このメカニズムを持たないプロセッサは、間接ジャンプが前回と同じターゲットに移動するだろうと単純に予測する。^[8]

関数は通常、呼び出された場所に戻ります。戻り命令は、呼び出しスタックからターゲットアドレスを読み取る間接ジャンプです。多くのマイクロプロセッサには、戻り命令用の別の予測メカニズムがあります。このメカニズムは、呼び出しスタックのローカルミラーである、いわゆる戻りスタックバッファに基づいています。戻りスタックバッファのサイズは通常、4〜16エントリです。^[8]

高速な分岐予測と優れた分岐予測のトレードオフは、 2 つの分岐予測器を使用することで対処されることがあります。最初の分岐予測器は高速でシンプルです。2 番目の分岐予測器はより低速で、より複雑で、テーブルが大きく、最初の予測器によって行われた可能性のある誤った予測を上書きします。

Alpha 21264 および Alpha EV8 マイクロプロセッサは、分岐ターゲットの再帰を処理し、シンプルで高速な分岐予測を提供するために、高速なシングル サイクルの次の行予測器を使用しました。次の行予測器は非常に不正確で、分岐解決の再帰に非常に時間がかかるため、両方のコアには、1 つのフェッチ サイクルを失うという代償を払って次の行予測器の予測をオーバーライドできる 2 サイクルのセカンダリ分岐予測器があります。

Intel Core i7には2つの分岐ターゲットバッファがあり、2つ以上の分岐予測器がある可能性があります。^[23]

LVQと多層パ​​ーセプトロンを使用した分岐予測のための機械学習は「ニューラル分岐予測」と呼ばれ、ルシアン・ビンタン（ルシアン・ブラガ・シビウ大学）によって提案されました。^[24] 1年後、彼はパーセプトロン分岐予測器を開発しました。^[25] ニューラル分岐予測器の研究はダニエル・ヒメネスによってさらに発展しました。^[26] 2001年に、^[26]ハードウェアで実装可能な最初のパーセプトロン予測器が発表されました。パーセプトロン分岐予測器の最初の商用実装は、AMDのPiledriverマイクロアーキテクチャでした。^[27]

ニューラル予測器の主な利点は、線形リソース増加のみを必要としながら長い履歴を活用できることです。古典的な予測器は指数関数的なリソース増加を必要とします。Jimenezは、McFarlingスタイルのハイブリッド予測器と比較して5.7％の全体的な改善を報告しています。^[28]彼はまた、ハイブリッド予測器をオーバーライドするgshare/パーセプトロンを使用しました。^[28]

パーセプトロン予測器の主な欠点は、その高いレイテンシです。高速演算トリックを利用した後でも、計算レイテンシは多くの最新のマイクロアーキテクチャのクロック周期と比較して比較的高くなります。予測レイテンシを削減するために、Jimenez は 2003 年に高速パス ニューラル予測器を提案しました。この予測器では、パーセプトロン予測器は、分岐の PC ではなく、現在の分岐のパスに応じて重みを選択します。この概念は、他の多くの研究者によって開発されました (A. Seznec、M. Monchiero、D. Tarjan & K. Skadron、V. Desmet、Akkary 他、K. Aasaraai、Michael Black など)。^{[引用が必要]}

最先端の分岐予測器のほとんどはパーセプトロン予測器を使用しています（Intelの「Championship Branch Prediction Competition」^{[29]を参照）。Intelはすでにこのアイデアを}IA-64のシミュレータの1つに実装しています（2003年）。^[30]

AMD Ryzen ^{[31] [32] [33]}マルチコアプロセッサのInfinity FabricとSamsung Exynosプロセッサには 、パーセプトロンベースのニューラル分岐予測器が搭載されています。

1950年代後半に設計されたIBM 7030 Stretchは、すべての無条件分岐とインデックスレジスタに依存する条件分岐を事前に実行する。他の条件分岐については、最初の2つの量産モデルでは分岐しない予測を実装していたが、後続のモデルではインジケータビットの現在の値（今日の条件コードに相当）に基づいた予測を実装するように変更された。^[34] Stretchの設計者は、プロジェクトの初期段階で分岐命令に静的ヒントビットを検討したが、採用しないことにした。Stretchでは予測ミスからの回復は先読みユニットによって提供されており、Stretchのパフォーマンスがあまり良くないという評判の一部は、予測ミスからの回復に必要な時間によるものだった。その後のIBMの大型コンピュータ設計では、 1985年のIBM 3090まで、投機的実行による分岐予測は使用されなかった。

2ビット予測器は、1977年にトム・マクウィリアムズとカート・ウィドーズによってローレンス・リバモア国立研究所のS-1スーパーコンピュータ用に導入され、1979年にはジム・スミスによってCDCで独立して導入されました。^[35]

1960 年代から 1980 年代以降に普及したマイクロプログラム プロセッサは、命令ごとに複数のサイクルを要し、通常は分岐予測を必要としませんでした。ただし、IBM 3090 のほかにも、分岐予測を組み込んだマイクロプログラム設計の例がいくつかあります。

1982年頃にリリースされたマイクロプログラムCOBOLマシンであるBurroughs B4900は、パイプライン化されており、分岐予測を使用していました。B4900の分岐予測履歴状態は、プログラム実行中にメモリ内の命令に再び保存されます。B4900は、各分岐演算子タイプを表すために意味的に同等な4つの分岐オペコードを使用することで、4状態分岐予測を実装しています。使用されるオペコードは、その特定の分岐命令の履歴を示していました。ハードウェアが特定の分岐の分岐予測状態を更新する必要があると判断した場合、適切な履歴を示唆する意味的に同等なオペコードでオペコードを書き換えます。この方式は93%のヒット率を達成します。この方式に対して、米国特許4,435,756などが付与されました。

1989年に発表されたDEC VAX 9000はマイクロプログラムとパイプラインの両方を備え、分岐予測を実行します。^[36]

最初の商用 RISC プロセッサであるMIPS R2000とR3000、およびそれ以前のSPARCプロセッサは、単純な「実行されない」分岐予測のみを実行します。分岐遅延スロットを使用し、サイクルごとに 1 つの命令のみをフェッチし、順序どおりに実行するので、パフォーマンスの低下はありません。後のR4000は、同じ単純な「実行されない」分岐予測を使用し、分岐解決の繰り返しが 4 サイクル長くなるため、実行される分岐ごとに 2 サイクルを失います。

分岐予測は、Intel Pentium、DEC Alpha 21064、MIPS R8000、IBM POWERシリーズなどのパイプライン スーパースカラー プロセッサの導入により、さらに重要になりました。これらのプロセッサはすべて、1 ビットまたは単純なバイモーダル予測器に依存しています。

DEC Alpha 21264（EV6）は、ローカル予測器とグローバル予測器の組み合わせによってオーバーライドされた次のライン予測器を使用し、組み合わせの選択はバイモーダル予測器によって行われます。^[37]

AMD K8には、バイモーダル プレディクタとグローバル プレディクタが組み合わされており、組み合わせる選択は別のバイモーダル プレディクタです。このプロセッサは、ベースおよび選択バイモーダル プレディクタ カウンタを、ECC に使用される L2 キャッシュのビットにキャッシュします。その結果、実質的に非常に大きなベースおよび選択プレディクタ テーブルが備わり、L2 キャッシュ内の命令には ECC ではなくパリティが使用されています。パリティ エラーが発生した命令は無効化してメモリから再フェッチできるため、パリティ設計は十分です。

Alpha 21464 ^[37] (EV8、設計後期にキャンセル) は、分岐予測ミスの最小ペナルティが14サイクルでした。これは、複雑だが高速な次ライン予測器を使用し、それをバイモーダル予測器と多数決予測器の組み合わせで上書きするというものでした。多数決は、バイモーダル予測器と2つのgskew予測器の間で行われました。

2018年、GoogleのProject Zeroと他の研究者によってSpectreと呼ばれる壊滅的なセキュリティ脆弱性が公開されました。この脆弱性は、事実上すべての最新のCPUに影響を及ぼし、分岐予測子を準備することで、別のプロセス（またはカーネル）が分岐を誤って予測し、秘密データを配列インデックスとして使用して、攻撃者のキャッシュラインの1つを排除します。攻撃者は、自分の配列へのアクセス時間を計って、どの配列であるかを調べ、このCPUの内部（マイクロアーキテクチャ）状態を、攻撃者が直接読み取ることができない値に関する情報を含む値に変換して保存することができます。^[38]

• 分岐ターゲット予測
• 分岐予測
• 分岐予測解析攻撃- RSA 公開鍵暗号に対する
• 指導ユニット
• キャッシュプリフェッチ
• 間接分岐制御(IBC)
• 間接分岐予測バリア(IBPB)
• 間接分岐制限投機(IBRS)
• シングルスレッド間接分岐予測器(STIBP)

• Seznec 他 (1996)。「複数ブロック先行分岐予測器 ( Wayback Machineに 2008-07-20 にアーカイブ)」 – 以前の分岐アドレスによるインデックス作成によって予測精度が損なわれないことを示します。
• Seznec 他 (2002)。「Alpha EV8 条件分岐予測器の設計トレードオフ ( Wayback Machineに 2008-07-20 にアーカイブ)」 – Alpha EV8 分岐予測器について説明しています。この論文では、さまざまなハードウェア制約とシミュレーション研究から、どのようにして設計に至ったかを詳しく説明しています。
• Jimenez (2003)。「複雑な分岐予測子の再考 ( Wayback Machineに 2007-12-27 にアーカイブ) 」 – EV6 および K8 分岐予測子とパイプラインの考慮事項について説明します。
• Fog, Agner (2009)。「Intel、AMD、VIA CPU のマイクロアーキテクチャ」。2009 年 10 月 1 日閲覧。
• Andrews, Jeff (2007-10-30)。「分岐とループの再編成による予測ミスの防止」。Intel Software Network。2018-11-11にオリジナルからアーカイブ。2018-11-10に取得。
• Yee、Alexander。「分岐予測とは何か? – Stack Overflow の例」。