パワー5

パワー5

POWER5 MCMC
一般情報
発売	2004
デザイン：	IBM
パフォーマンス
最大CPU クロックレート	1.5GHz～2.3GHz
キャッシュ
L1キャッシュ	32+32 KB/コア
L2キャッシュ	1.875 MB/チップ
L3キャッシュ	36 MB/チップ（オフチップ）
アーキテクチャと分類
テクノロジーノード	130nm～90nm
命令セット	パワーPC2.02
物理的仕様
コア	2
歴史
前任者	パワー4
後継	パワー6

POWER5は、 IBMが開発および製造したマイクロプロセッサです。POWER4の改良版です。主な改良点は、同時マルチスレッド(SMT) のサポートとオンダイメモリ コントローラです。POWER5 はデュアル コアマイクロプロセッサで、各コアは 1 つの物理スレッドと 2 つの論理スレッドをサポートし、合計で 2 つの物理スレッドと 4 つの論理スレッドをサポートします。

このマイクロプロセッサの技術的な詳細は、2003 年のHot Chipsカンファレンスで初めて発表されました。より詳細な説明は、2003 年 10 月 14 日の Microprocessor Forum 2003 で行われました。POWER5 は一般には販売されず、IBM とそのパートナーによってのみ使用されました。このマイクロプロセッサを使用したシステムは 2004 年に導入されました。POWER5 は、ハイエンドのエンタープライズ サーバー市場で、主に Intel Itanium 2と競合し、Sun Microsystems UltraSPARC IVや Fujitsu SPARC64 Vとも競合しました。2005 年には、改良されたイテレーションである POWER5+ に置き換えられました。

POWER5 は、POWER4をさらに発展させたものです。双方向マルチスレッドの追加には、各スレッドが独自のものを持つように、リターン スタック、プログラム カウンター、命令バッファー、グループ完了ユニット、およびストア キューを複製する必要がありました。レジスタ ファイルや実行ユニットなどのほとんどのリソースは共有されますが、各スレッドは独自のレジスタ セットを参照します。POWER5 は、2 つのスレッドが同時に実行される同時マルチスレッド(SMT) を実装します。POWER5 では、現在のワークロードを最適化するために SMT を無効にすることができます。

レジスタ ファイルなどの多くのリソースは 2 つのスレッドで共有されるため、多くの場合、パフォーマンスの低下を補うために容量が増加します。整数レジスタと浮動小数点レジスタの数は、POWER4 の 80 個の整数レジスタと 72 個の浮動小数点レジスタから、それぞれ 120 個に増加しました。浮動小数点発行キューの容量も 20 エントリから 24 エントリに増加しました。L2 統合キャッシュの容量は 1.875 MB に、セット アソシエティビティは10 ウェイに増加しました。統合 L3 キャッシュは、外部の別のチップに配置するのではなく、パッケージ上に配置しました。その容量は 36 MB に増加しました。POWER4 と同様に、キャッシュは 2 つのコアで共有されます。キャッシュには、コア周波数の半分で動作する 2 つの単方向 128 ビット バスを介してアクセスします。

オンダイ メモリ コントローラは、最大 64 GB のDDRおよびDDR2メモリをサポートします。デュアル インライン メモリ モジュール(DIMM) をマイクロプロセッサに 接続する外部バッファとの通信には、高周波シリアル バスを使用します。

POWER5 には 2 億 7,600 万個のトランジスタが含まれ、面積は 389 mm ²です。IBM によって 0.13 μmシリコン オン インシュレータ(SOI)相補型金属酸化膜半導体(CMOS) プロセスで製造され、8 層の銅配線が使用されています。POWER5 ダイは、デュアル チップ モジュール (DCM) またはマルチ チップ モジュール(MCM) のいずれかにパッケージ化されています。DCM には、1 つの POWER5 ダイとそれに関連する L3​​ キャッシュ ダイが含まれています。MCM には、4 つの POWER5 ダイと 4 つの L3 キャッシュ ダイ (POWER5 ダイごとに 1 つ) が含まれており、サイズは 95 mm x 95 mm です。^{[1] [2]}

ハイエンド システム内の複数の POWER5 プロセッサは、ViVA (Virtual Vector Architecture) と呼ばれるテクノロジによって結合され、単一のベクトル プロセッサとして動作することができます。

POWER5+ は、2005 年 10 月 4 日に発表された POWER5 の改良版です。改良点としては、まず、製造に使用された新しいプロセスにより、消費電力が低減されました。POWER5+ チップは、90 nm 製造プロセスを使用しています。その結果、ダイ サイズが 389 mm ^{2から 243 mm 2}に縮小されました。

クロック周波数は発売時に増加されず、1.5～1.9GHz のままでした。2006 年 2 月 14 日に新しいバージョンでクロック周波数が 2.2GHz に上がり、2006 年 7 月 25 日には 2.3GHz に上がりました。

POWER5+ は、以前の POWER5 マイクロプロセッサと同じパッケージにパッケージ化されていましたが、2 つの POWER5+ ダイと 2 つの L3 キャッシュ ダイ (各 POWER5+ ダイに 1 つずつ) を含むクアッド チップ モジュール (QCM) でも提供されていました。これらの QCM チップは、1.5 ～ 1.8 GHz のクロック周波数で動作しました。

IBM は、 System pおよびSystem iサーバー ファミリー、DS8000ストレージ サーバー、およびハイエンド Infoprint プリンターの組み込みマイクロプロセッサーとして、DCM およびMCM POWER5マイクロプロセッサーを使用しています。DCM POWER5 マイクロプロセッサーは、IBM のハイエンドIntelliStation POWER 285ワークステーションで使用されています。POWER5 マイクロプロセッサーのサードパーティ ユーザーは、 Groupe Bullの Escala サーバーと、最大 128 個の POWER5+ マイクロプロセッサーを搭載した SR11000 コンピューターの日立です。これらのコンピューターは、2007 年のTOP500スーパーコンピューター リストにいくつか掲載されています。IBM は、System p5 510Q、520Q、550Q、および 560Q サーバーで POWER5+ QCM を使用しています。^[3]

• IBM システム p
• IBM Power マイクロプロセッサ
• パワーPC
• パワー6

• 「IBM が Power5 をプレビュー」 (2003 年 9 月 8 日)。マイクロプロセッサ レポート。
• Clabes, Joachim 他 (2004)。「POWER5 マイクロプロセッサの設計と実装」。2004 IEEE 国際ソリッドステート回路会議の議事録。
• Glaskowsky, Peter N. (2003 年 10 月 14 日)。「IBM が Power5 を発表」。マイクロプロセッサ レポート。
• Kalla, Ron、Sinharoy, Balaram、Tendler, Joel M. (2004)。「IBM Power5 チップ: デュアルコア マルチスレッド プロセッサ」。IEEE Micro。
• Krewell, Kevin (2003 年 12 月 22 日)。「Power5 が帯域幅でトップ」。マイクロプロセッサ レポート。
• Sinharoy、Balaram 他 (2005)。「POWER5 システム マイクロアーキテクチャ」。IBM Journal of Research and Development。
• Vance, Ashlee (2005 年 10 月 4 日)。「IBM が Unix 製品ラインに Power5+ を満載」The Register。

• スーパーヘビー級の車を比較し、POWER5とモンテシトを比較分析し、POWER4からPOWER5までの主な変更点とパフォーマンスの見積もりを説明します。
• 高性能 IBM Power5+ p5-575 Cluster 1600 と DDN S2A9550 ストレージ、テキサス A&M 大学