パワー4

パワー4

POWER4 SCM
一般情報
発売	2001
デザイン：	IBM
パフォーマンス
最大CPU クロックレート	1.1GHz～1.9GHz
キャッシュ
L1キャッシュ	64+32 kB/コア
L2キャッシュ	1.41 MB/チップ
L3キャッシュ	32 MB オフチップ
アーキテクチャと分類
テクノロジーノード	180nmから130nm
命令セット	PowerPC (PowerPC v.2.00/01)
物理的仕様
コア	2
歴史
先人たち	パワー3、RS64
後継	パワー5

POWER4は、 International Business Machines (IBM)が開発したマイクロプロセッサで、 64ビットのPowerPCおよびPowerPC AS命令セットアーキテクチャを実装しています。2001年にリリースされたPOWER4は、POWER3およびRS64マイクロプロセッサの後継であり、2つのラインを統合するステップとして、RS/6000およびAS/400コンピュータサーバーのeServer iSeriesモデルを同じプロセッサで実行できるようにしました。POWER4はマルチコアマイクロプロセッサで、1つのダイに2つのコアがあり、組み込み型ではないマイクロプロセッサとしては初めてのものでした。 ^[1] POWER4チップは、初めて市販されたマルチプロセッサチップでした。^[2]オリジナルのPOWER4のクロック速度は1.1GHzと1.3GHzでしたが、拡張バージョンのPOWER4+はクロック速度が1.9GHzに達しました。PowerPC 970はPOWER4の派生製品です。

POWER4 には、3 つの均等な部分に分割された統合 L2 キャッシュがあります。各キャッシュには、サイクルごとに 32 バイトのデータを供給できる独自の独立した L2 コントローラがあります。^{[説明が必要]}コア インターフェイス ユニット (CIU) は、各 L2 コントローラを 2 つのプロセッサのいずれかのデータ キャッシュまたは命令キャッシュに接続します。キャッシュ不可 (NC) ユニットは、命令のシリアル化機能の処理と、ストレージ トポロジでのキャッシュ不可操作の実行を担当します。L3 キャッシュ コントローラがありますが、実際のメモリはチップ外にあります。GX バス コントローラは I/O デバイス通信を制御し、4 バイト幅の GX バスが 2 つあり、1 つは受信用、もう 1 つは送信用です。ファブリック コントローラはバス ネットワークのマスター コントローラであり、L1/L2 コントローラの両方の通信、POWER4 チップ (4 ウェイ、8 ウェイ、16 ウェイ、32 ウェイ) と POWER4 MCM 間の通信を制御します。First Failure Data Capture に使用されるトレースおよびデバッグが提供されています。組み込みセルフテスト機能 (BIST) とパフォーマンス監視ユニット (PMU) もあります。パワーオンリセット(POR) がサポートされています。

POWER4 は、8 つの独立した実行ユニットを使用した高頻度の投機的アウトオブオーダー実行を通じてスーパースカラー マイクロアーキテクチャを実装します。これらの実行ユニットは、2 つの浮動小数点ユニット (FP1-2)、2 つのロード ストア ユニット (LD1-2)、2 つの固定小数点ユニット (FX1-2)、分岐ユニット (BR)、および条件レジスタ ユニット (CR) です。これらの実行ユニットは、1 クロックあたり最大 8 つの操作を完了できます (BR ユニットと CR ユニットは含みません)。

• 各浮動小数点ユニットは1クロックあたり1つの融合乗算加算（2つの演算）を完了できる。
• 各ロード・ストアユニットは1クロックあたり1つの命令を完了できる。
• 各固定小数点ユニットは 1 クロックあたり 1 つの命令を完了できます。

パイプラインのステージは次のとおりです。

• 分岐予測
• 命令フェッチ
• 解読、クラッキング、グループ形成
• グループ派遣・指導問題
• ロード・ストアユニット操作
  • ヒットストアをロード
  • ストアヒットロード
  • ロードヒットロード
• 命令実行パイプライン

POWER4 は、1 つのパッケージに 4 つの POWER4 ダイが含まれ、MCM あたり最大 128 MB の共有 L3 ECC キャッシュを備えた マルチチップ モジュール(MCM)を使用した構成でも提供されました。

2003年にリリースされたPOWER4+は、最大1.9GHzで動作するPOWER4の改良版でした。^[3] 1億8400万個のトランジスタを搭載し、面積は267 mm ^{2 で}、8層の銅配線を備えた0.13 μm SOI CMOSプロセスで製造されました。

• パワーPC970
• IBM Power マイクロプロセッサ

• 「Power4 はメモリ帯域幅に重点を置く」(1999 年 10 月 6 日)。マイクロプロセッサ レポート。
• 「IBM の Power4 発表は続く」(2000 年 11 月 20 日)。マイクロプロセッサ レポート。
• 「POWER4 システム マイクロアーキテクチャー」(PDF) 。IBM。2013年 11 月 7 日にオリジナル(PDF)からアーカイブ。2012年 6 月 7 日に取得。
• JM Tendler、JS Dodson、JS Fields, Jr.、H. Le & B. Sinharoy (2002)。「POWER4 システム マイクロアーキテクチャ」。IBM Journal of Research and Development。46 ( 1): 5–26。doi : 10.1147 /rd.461.0005。ISSN  0018-8646。2006年 7 月 21日閲覧。
• JD Warnock、JM Keaty、J. Petrovick、JG Clabes、CJ Kircher、BL Krauter、PJ Restle、BA Zoric、CJ Anderson (2002)。「POWER4 マイクロプロセッサの回路と物理設計」。IBM Journal of Research and Development。46 (1): 27–52。doi :10.1147/rd.461.0027。ISSN 0018-8646。2006年 7 月21 日閲覧。