セルフアラインゲート

半導体エレクトロニクス製造技術において、セルフアライン ゲートとは、 MOSFET (金属酸化物半導体電界効果トランジスタ)のゲート電極をソース領域とドレイン領域のドーピングのマスクとして使用するトランジスタ製造手法です。この技術により、ゲートがソースとドレインのエッジに自然かつ正確に位置合わせされます。

MOS トランジスタにおけるセルフアライン ゲートの使用は、 1970 年代の計算能力の大幅な向上につながった重要なイノベーションの 1 つです。セルフアライン ゲートは、現代のほとんどの集積回路 プロセスで今でも使用されています。

集積回路(IC、または「チップ」) は、複数のステップから成るプロセスで製造され、「ウェーハ」と呼ばれるシリコンのディスクの表面に複数の層を積み重ねます。各層は、ウェーハにフォトレジストを塗布し、ステンシルのような「マスク」を通して紫外線を照射することでパターン化されます。プロセスに応じて、光にさらされたフォトレジストは硬化または軟化しますが、いずれの場合も、軟化した部分は洗い流されます。その結果、ウェーハの表面に微細なパターンが形成され、最上層の一部が露出し、残りの部分は残りのフォトレジストの下に保護されます。

次に、ウェーハは、フォトレジストで保護されていないウェーハの部分に材料を追加したり、その部分から材料を除去したりするさまざまなプロセスにさらされます。一般的なプロセスの 1 つでは、ウェーハを約 1000 °C に加熱し、シリコンの電気的特性を変えるドーピング材料(通常はホウ素またはリン) を含むガスにさらします。これにより、ドーパントの種類や量に応じて、シリコンは電子ドナー、電子受容体、またはほぼ絶縁体になります。一般的な IC では、このプロセスを使用して、IC の主要要素を構成する 個々のトランジスタが製造されます。

MOSFETでは、トランジスタの 3 つの部分はソース、ドレイン、ゲートです (図を参照)。名前の「電界効果」は、ゲートに電圧が加えられたときに発生する導電性の変化を指します。重要な点は、この電界によって、ソースとドレインを分離する「チャネル」領域がソース ドレインと同じタイプになり、トランジスタが「オン」になることです。ゲートからドレインに電流が流れないため、FET のスイッチング エネルギーは、ゲート (またはベースとして知られていた) が電流と直列になっていた以前のバイポーラ接合トランジスタタイプと比較して非常に小さくなります。

初期の MOSFET 製造方法では、ゲートは660 °C で融解するアルミニウムで作られていたため、約 1000 °C ですべてのドーピング段階が完了した後、プロセスの最後のステップの 1 つとしてゲートを堆積する必要がありました。

まず、ウェーハ全体が、正の「p」または負の「n」のいずれかにバイアスされた特定の電気的品質を持つように選択されます。図では、ベース材料は「p」（n チャネルまたは nMOS と呼ばれる）です。次に、マスクを使用して、トランジスタの負の「n」セクションが配置される領域を作成します。次に、ウェーハを約 1000 °C に加熱し、ウェーハの表面に拡散して「n」セクションを作成するドーピング ガスにさらします。次に、絶縁材料 (二酸化シリコン) の薄い層をウェーハの上に成長させます。最後に、新しいフォトリソグラフィー操作で、絶縁層の上にゲートをパターン化します。ゲートが実際に下にあるソースとドレインに重なるようにするには、ゲート材料を n セクション間のギャップよりも広くする必要があります。通常は、3 倍ほどです。これによりスペースが無駄になり、ゲートとソース ドレインの間に余分な容量が発生します。この寄生容量により、クリーンなスイッチングを確実にするために、チップ全体を高電力レベルで駆動する必要がありますが、これは非効率的です。さらに、ゲートとその下のソース・ドレインのずれのばらつきは、正常に動作している場合でもチップ間のばらつきが大きいことを意味します。

セルフアラインゲートは、いくつかの段階を経て現在の形に進化しました。この進歩の鍵となったのは、高濃度ドープポリシリコンがアルミニウムを置き換えるのに十分な導電性を持つことが発見されたことです。これは、ゲート層が多段階の製造プロセスのどの段階でも作成できることを意味しました。^{[1] : p.1 (図 1.1 を参照)}

自己整合プロセスでは、重要なゲート絶縁層はプロセスの開始時に形成されます。次にゲートが堆積され、その上にパターン化されます。次にソース・ドレインがドーピングされます (ポリシリコンの場合、ゲートは同時にドーピングされます)。したがって、ソース・ドレイン パターンはソースとドレインの外側のエッジのみを表し、これらのセクションの内側のエッジはゲート自体によってマスクされます。その結果、ソースとドレインはゲートに対して「自己整合」します。これらは常に完全に配置されているため、ゲートを必要以上に広くする必要はなく、寄生容量が大幅に削減されます。アライメント時間およびチップ間のばらつきも同様に削減されます。^[2]

アルミニウム、モリブデン、アモルファス シリコンを使用したさまざまなゲート材料による初期の実験の後、半導体業界では、寄生容量の削減以外にも多くの利点がある、多結晶シリコン (ポリシリコン) を使用した自己整合ゲート、いわゆるシリコン ゲート技術(SGT) または「自己整合シリコン ゲート」技術がほぼ普遍的に採用されました。SGT の重要な特徴の 1 つは、トランジスタが最高品質の熱酸化物 (最も優れた絶縁体の 1 つ) の下に完全に埋め込まれていることです。これにより、従来の技術や他の材料で作られた自己整合ゲートでは実現不可能な新しいタイプのデバイスを作成できるようになりました。特に重要なのは、イメージ センサーに使用される電荷​​結合素子(CCD) と、フローティング シリコン ゲート構造を使用する不揮発性メモリ デバイスです。これらのデバイスにより、固体電子機器で実現できる機能の範囲が劇的に拡大しました。

自己整合ゲートを作るためには、いくつかの革新が必要であった。^[3]

• ゲートを作成する新しいプロセス。
• アモルファスシリコンから多結晶シリコンへの切り替え（アモルファスシリコンは酸化物絶縁表面の「段差」を通過する場所で破損するため）。
• 多結晶シリコンをエッチングするためのフォトリソグラフィー法。
• シリコン中に存在する不純物を減らす方法。

これらの革新以前にも、セルフアライン ゲートはメタル ゲートデバイスで実証されていましたが、その本当の影響はシリコン ゲート デバイスにありました。

アルミニウムゲートMOS プロセス技術は、MOS トランジスタのソース領域とドレイン領域の定義とドーピングから始まり、その後にトランジスタの薄い酸化物領域を定義するゲート マスクが続きます。追加の処理ステップで、薄い酸化物領域の上にアルミニウム ゲートが形成され、デバイスの製造が完了します。ゲート マスクとソース マスクの位置ずれは避けられないため、最悪の位置ずれでも薄い酸化物領域がソースとドレインをブリッジするように、ゲート領域とソース領域およびドレイン領域の間にかなり大きなオーバーラップ領域が必要でした。この要件により、ゲート酸化物マスクとソース マスクの位置ずれに応じて、ゲートからソースおよびゲートからドレインまでの寄生容量が大きく、ウェーハごとに変化しました。その結果、製造される集積回路の速度に望ましくないばらつきが生じ、寄生容量を最小限に抑えることができれば理論的に可能な速度よりもはるかに低速になりました。パフォーマンスに最も悪影響を及ぼすオーバーラップ容量は、ゲート・ドレイン間の寄生容量 Cgd です。これは、よく知られているミラー効果により、トランジスタのゲート・ソース間容量を、そのトランジスタが属する回路のゲインに乗じた Cgd だけ増加させます。その結果、トランジスタのスイッチング速度が大幅に低下しました。

1966 年、ロバート W. バウアーは、ゲート電極を最初に定義すれば、ゲートとソースおよびドレイン間の寄生容量を最小限に抑えられるだけでなく、位置ずれの影響を受けにくくなることに気付きました。彼は、アルミニウムのゲート電極自体をマスクとして使用してトランジスタのソース領域とドレイン領域を定義する方法を提案しました。しかし、アルミニウムは、ソースおよびドレイン接合部の従来のドーピングに必要な高温に耐えることができなかったため、バウアーは、彼の雇用主であるヒューズ エアクラフト社で開発中であり、他の研究室ではまだ利用できない新しいドーピング技術であるイオン注入を使用することを提案しました。バウアーのアイデアは概念的には妥当でしたが、実際にはうまくいきませんでした。トランジスタを適切にパッシベーションし、イオン注入によってシリコン結晶構造に生じた放射線損傷を修復することは不可能だったためです。この 2 つの操作には、アルミニウム ゲートが耐えられる温度を超える温度が必要だったためです。このように、彼の発明は原理の証明を提供しましたが、バウアーの方法を使用して商業用の集積回路が製造されることはありませんでした。より耐火性の高いゲート材料が必要でした。

1967年、ベル研究所のジョン・C・サラセと共同研究者は、アルミニウムゲートを真空蒸着アモルファスシリコン製の電極に置き換え、機能する自己整合ゲートMOSトランジスタの構築に成功しました。しかし、説明されているように、このプロセスは原理の証明にすぎず、個別のトランジスタの製造にしか適しておらず、集積回路には適していませんでした。研究者はそれ以上追求しませんでした。

1968 年、MOS 業界では高しきい値電圧(HVT) のアルミニウム ゲート トランジスタが広く使用されており、MOS 集積回路の速度を上げて消費電力を減らすために、低しきい値電圧(LVT) MOS プロセスが望まれていました。アルミニウム ゲートの低しきい値電圧トランジスタには [100] シリコン配向を使用する必要がありましたが、これでは寄生 MOS トランジスタ (フィールド酸化物上のアルミニウムが 2 つの接合をブリッジするときに生成される MOS トランジスタ) のしきい値電圧が低くなりすぎました。寄生しきい値電圧を電源電圧以上に上げるには、フィールド酸化物の下の選択された領域で N 型ドーピング レベルを上げる必要があり、これは当初、いわゆるチャネル ストッパー マスクを使用して達成され、後にイオン注入が採用されました。

SGT は、商用 MOS 集積回路の製造に使用された最初のプロセス技術であり、1960 年代に業界全体で広く採用されました。1967 年後半、フェアチャイルド セミコンダクター研究開発ラボで働き、レス ヴァダスに報告していたトム クライン氏は、高濃度 P 型ドープ シリコンと N 型シリコンの仕事関数の差が、アルミニウムと同じ N 型シリコンの仕事関数の差よりも 1.1 ボルト低いことに気づきました。これは、シリコン ゲートを持つ MOS トランジスタのしきい値電圧が、同じ出発材料で製造されたアルミニウム ゲートを持つ MOS トランジスタのしきい値電圧よりも 1.1 ボルト低くできることを意味していました。したがって、[111] シリコン配向を持つ出発材料を使用して、チャネル ストッパー マスクやフィールド酸化物の下のイオン注入を使用せずに、適切な寄生しきい値電圧と低しきい値電圧トランジスタの両方を同時に実現できました。したがって、P 型ドープ シリコン ゲートを使用すると、自己整合ゲート トランジスタを作成できるだけでなく、高しきい値電圧プロセスと同じシリコン方向を使用して低しきい値電圧プロセスを作成することもできます。

1968 年 2 月、フェデリコ・ファギンはレス・ヴァダスのグループに加わり、低しきい値電圧のセルフアライン ゲート MOS プロセス技術の開発を担当しました。ファギンの最初の仕事は、アモルファス シリコン ゲートの精密エッチング ソリューションを開発することで、その後、シリコン ゲートを備えた MOS IC を製造するためのプロセス アーキテクチャと詳細な処理手順を作成しました。また、金属を使用せずにアモルファス シリコンとシリコン接合部を直接接触させる方法である「埋め込みコンタクト」も発明しました。この技術により、特にランダム ロジック回路で回路密度を大幅に高めることができました。

ファギンは、自らが設計したテスト パターンを使用してプロセスを検証および特性評価した後、1968 年 4 月までに最初の実用的な MOS シリコン ゲート トランジスタとテスト構造を作成しました。その後、シリコン ゲートを使用した最初の集積回路であるフェアチャイルド 3708 を設計しました。これは、デコード ロジックを備えた 8 ビット アナログ マルチプレクサで、フェアチャイルド 3705 と同じ機能を持ちます。フェアチャイルド 3705 は、フェアチャイルド セミコンダクターが仕様が厳しかったために製造が困難だったメタル ゲート量産 IC です。

1968 年 7 月に 3708 が利用可能になったことで、その後数か月間にプロセスをさらに改善するための基盤も整い、1968 年 10 月に最初の 3708 サンプルが顧客に出荷され、1968 年末までに一般市場で販売されるようになりました。1968 年 7 月から 10 月にかけて、Faggin はプロセスにさらに 2 つの重要なステップを追加しました。

• 真空蒸着したアモルファス シリコンを、気相蒸着法で得られた多結晶シリコンに置き換えます。このステップは、蒸発したアモルファス シリコンが酸化物の表面の「段差」を通過する場所で破損するため、必要になりました。
• トランジスタに常に存在し、信頼性の問題を引き起こす不純物を吸収するためにリン ゲッタリングを使用します。リン ゲッタリングにより、リーク電流を大幅に削減し、アルミニウム ゲートの MOS 技術で依然として問題となっているしきい値電圧ドリフトを回避できます (アルミニウム ゲートの MOS トランジスタは、必要な高温のため、リン ゲッタリングには適していませんでした)。

シリコン ゲートにより、MOS トランジスタの長期信頼性はすぐにバイポーラ IC のレベルに達し、MOS テクノロジの広範な採用に対する大きな障害の 1 つが取り除かれました。

1968 年末までに、シリコン ゲート技術は目覚ましい成果を達成しました。3708 は 3705 と同じ生産ツールを使用できるように 3705 とほぼ同じ面積で設計されましたが、大幅に小型化することもできました。それでも、3705 と比較して優れた性能を発揮しました。速度は 5 倍、リーク電流は約 100 分の 1、アナログ スイッチを構成する大型トランジスタのオン抵抗は 3 分の 1 でした。^{[4] : pp6-7}

シリコン ゲート テクノロジ (SGT) は、インテルが設立 (1968 年 7 月) 時に採用し、数年のうちに世界中の MOS 集積回路製造のコア テクノロジとなり、現在まで続いています。インテルは、フローティング シリコン ゲート トランジスタを使用して不揮発性メモリを開発した最初の企業でもあります。

シリコンゲート技術を採用した最初のメモリチップは、1968年に製造され1969年に実証されたIntel 1101 SRAM（静的ランダムアクセスメモリ）チップでした。 ^[5]最初の商用シングルチップマイクロプロセッサであるIntel 4004は、シリコンゲートMOS IC技術を使用してFagginによって開発されました。Marcian Hoff、Stan Mazor、Masatoshi Shimaがアーキテクチャに貢献しました。^[6]

• Bower, RW および Dill, RG (1966)。「ゲートをソース・ドレイン・マスクとして使用して製造された絶縁ゲート電界効果トランジスタ」IEEE 国際電子デバイス会議、1966 年
• Faggin, F.、Klein, T.、Vadasz, L.:「シリコンゲートを備えた絶縁ゲート電界効果トランジスタ集積回路」IEEE国際電子デバイス会議、ワシントンDC、1968年[1]
• US 3475234、Kerwin、Robert E.、Klein 、Donald L.、Sarace、John C.、「MIS 構造の作成方法」、1969 年 10 月 28 日発行、 Bell Telephone Laboratories Inc.に譲渡。 
• Federico Faggin と Thomas Klein: 「低しきい値の MOS デバイスのより高速な世代が、新しい波であるシリコン ゲート IC の頂点に立っています」。Fairchild 3708 の表紙記事、「エレクトロニクス」誌、1969 年 9 月 29 日。
• Vadasz, LL; Grove, AS; Rowe, TA; Moore, GE (1969 年 10 月)。「シリコン ゲート テクノロジー」。IEEE Spectrum 27 ～ 35 ページ。
• F. Faggin、T. Klein「シリコン ゲート テクノロジー」、『ソリッド ステート エレクトロニクス』、1970 年、第 13 巻、1125 ～ 1144 ページ。
• US 3673471、Klein、Thomas および Faggin、Federico、「MOS 型デバイス用のドープ半導体電極」、1972 年 6 月 27 日公開、Fairchild Camera and Instrument Corporationに譲渡 

自己整合ゲート設計は、1969年にカーウィン、クライン、サラセのチームによって特許取得されました。^{[7]これは、}ロバート・W・バウアー によって独立して発明されました（US 3,472,712、1969年10月14日発行、1966年10月27日出願）。ベル研究所のカーウィンらによる特許は、RW・バウアーとHD・ディルが1966年にワシントンDCで開催された国際電子デバイス会議でこの研究の最初の出版物を発表してから数か月後の1967年3月27日まで出願されていませんでした。^[8]

Bower を巻き込んだ訴訟において、第 3 巡回控訴裁判所は、Kerwin、Klein、Sarace が自己整合シリコン ゲート トランジスタの発明者であると判断しました。この判決に基づき、彼らには基本特許 US 3,475,234 が付与されました。実際、セルフアライン ゲート MOSFET は Robert W. Bower によって発明され、米国特許第 3,472,712 号が 1969 年 10 月 14 日に発行され、1966 年 10 月 27 日に出願されました。ベル研究所の Kerwin らによる特許 3,475,234 は、RW Bower と HD Dill が「ゲートをソース/ドレイン マスクとして使用して製造された絶縁ゲート電界効果トランジスタ」と題するこの研究の最初の出版物を 1966 年にワシントン DC で開催された国際電子デバイス会議で発表してから数か月後の 1967 年 3 月 27 日まで出願されませんでした。Bower の研究は、アルミニウム ゲートとポリシリコン ゲートの両方で作られたセルフアライン ゲート MOSFET について説明していました。これは、ゲート電極をマスクとして使用してソースとドレインを形成し、イオン注入と拡散の両方を使用して、ソース領域とドレイン領域を定義しました。ベル研究所チームは 1966 年の IEDM のこの会議に出席し、1966 年の発表後に Bower とこの研究について話し合いました。Bower は最初にゲートにアルミニウムを使用して自己整合ゲートを作成し、1966 年の発表の前にはゲートにポリシリコンを使用してデバイスを作成しました。

セルフアラインゲートは、通常、1960年代のもう一つの半導体プロセスの革新であるイオン注入を伴う。イオン注入とセルフアラインゲートの歴史は、RBフェアによる詳細な歴史で語られているように、非常に相互に関連している。^[9]

自己整合シリコンゲート技術を使用した最初の商用製品は、 1968年にフェデリコ・ファギンによって設計されたフェアチャイルド3708 8ビットアナログマルチプレクサであり、彼は前述の機能しない概念実証を、その後業界で実際に採用されたものに変えるためにいくつかの発明の先駆者でした。^{[10] [11]}

セルフアライン ゲートの重要性は、その製造プロセスにあります。ゲート酸化物をソースおよびドレイン拡散のマスクとして使用するプロセスにより、プロセスが簡素化され、歩留まりが大幅に向上します。

自己整合ゲートを作成する手順は次のとおりです。 ^[12]

これらのステップは、フェデリコ・ファギンによって最初に考案され、1968年にフェアチャイルドセミコンダクターで開発されたシリコンゲートテクノロジープロセスで使用され、これを使用した最初の商用集積回路であるフェアチャイルド3708 ^[13]の製造に使用されました。

1. トランジスタが形成されるフィールド酸化膜上のウェルがエッチングされます。各ウェルは、MOS トランジスタのソース、ドレイン、およびアクティブ ゲート領域を定義します。

2. 乾式熱酸化プロセスを使用して、シリコン ウェーハ上にゲート酸化物(SiO ₂ )の薄い層 (5 ～ 200 nm) を成長させます。

3.化学気相成長法(CVD) プロセスを使用して、ゲート酸化膜の上にポリシリコン層を成長させます。

4.ポリシリコンの上にフォトレジストの層を塗布します。

5. フォトレジストの上にマスクを置き、紫外線にさらします。これにより、マスクで保護されなかった領域のフォトレジスト層が分解されます。

6. フォトレジストを特殊な現像液で露光します。これは、紫外線によって分解されたフォトレジストを除去することを目的としています。

7. フォトレジストで覆われていないポリシリコンとゲート酸化物は、緩衝イオンエッチングプロセスでエッチング除去されます。これは通常、フッ化水素酸を含む酸性溶液です。

8. 残りのフォトレジストをシリコン ウェハから除去します。これで、ゲート酸化膜とフィールド酸化膜の上にポリシリコンが形成されたウェハが完成します。

9. 薄い酸化物がエッチングされて除去され、ポリシリコン ゲートによって保護されているゲート領域を除いて、トランジスタのソース領域とドレイン領域が露出します。

10. 従来のドーピング プロセス、またはイオン注入と呼ばれるプロセスを使用して、ソース、ドレイン、およびポリシリコンをドーピングします。シリコン ゲートの下の薄い酸化物は、ドーピング プロセスのマスクとして機能します。このステップにより、ゲートが自己整合されます。ソース領域とドレイン領域は、(すでに配置されている) ゲートと自動的に適切に位置合わせされます。

11. ウェハは高温炉（>800 °C または 1,500 °F）でアニールされます。これにより、ドーパントが結晶構造にさらに拡散してソース領域とドレイン領域が形成され、ゲートの下にドーパントがわずかに拡散します。

12. 露出した部分を保護するために二酸化ケイ素を蒸着し、残りのすべてのステップを実行してプロセスを完了します。

• 半導体デバイス製造
• 微細加工