ハーバード建築学

ハーバードアーキテクチャは、命令とデータのための別々のストレージ^[1]と信号経路を備えたコンピュータアーキテクチャです。プログラム命令とデータが同じメモリと経路を共有するフォンノイマンアーキテクチャと対比されることが多いです。このアーキテクチャは、リアルタイム処理や低電力アプリケーションでよく使用されます。^{[2] [3]}

この用語は、命令をパンチテープ（24ビット幅）に保存し、データを電気機械式カウンターに保存した、リレーベースのコンピューター、ハーバードマークI ^{[4]に由来するとよく言われます。これらの初期のマシンでは、データストレージは}中央処理装置内に完全に含まれており、命令ストレージにデータとしてアクセスすることはできませんでした。プログラムはオペレーターがロードする必要があり、プロセッサーは自分自身を初期化できませんでした。しかし、このトピックに関する唯一の査読済み論文である、IEEE Annals of the History of Computing ^[5]に掲載されたハーバードアーキテクチャの神話では 、著者は次のことを示しています。

• 「「ハーバード アーキテクチャ」という用語は、数十年後にマイクロコントローラ設計の文脈で造られ」、ハーバード マシンに遡及的に適用され、その後、分離されたキャッシュを備えた RISC マイクロプロセッサに適用されました。」

• 「いわゆる「ハーバード」アーキテクチャと「フォン・ノイマン」アーキテクチャはしばしば二分法として描写されるが、前者と分類されるさまざまなデバイスは、互いの共通点よりも後者との共通点の方がはるかに多い。」

• 「要するに、[ハーバード・アーキテクチャ]はアーキテクチャではなく、ハーバードでの研究から派生したものでもない」

現代のプロセッサは、ユーザーにとって、フォン ノイマン アーキテクチャのシステムのように見えます。プログラム コードはデータと同じメイン メモリに格納されています。パフォーマンス上の理由から、ほとんどの設計では、内部的にはユーザーにはほとんど見えませんが、命令とデータ用に別々のプロセッサ キャッシュがあり、それぞれにプロセッサへの別々のパスがあります。これは、修正ハーバード アーキテクチャと呼ばれるものの 1 つの形式です。

ハーバードアーキテクチャは歴史的にも伝統的にも2つのアドレス空間に分割されていますが、3つ、つまり2つ余分に（そして各サイクルですべてアクセスされる）アドレス空間を持つことも行われていますが、^[6]まれです。

ハーバード アーキテクチャでは、2 つのメモリの特性を共有する必要はありません。特に、ワード幅、タイミング、実装テクノロジ、メモリ アドレス構造は異なっていてもかまいません。一部のシステムでは、事前にプログラムされたタスクの命令は読み取り専用メモリに格納できますが、データ メモリには通常、読み取り/書き込みメモリが必要です。一部のシステムでは、命令メモリがデータ メモリよりはるかに大きいため、命令アドレスはデータ アドレスより広くなります。

純粋なノイマンアーキテクチャのシステムでは、命令とデータは同じメモリに格納されるため、命令はデータを取得するのと同じデータパスを介してフェッチされます。つまり、CPUは命令の読み取りとメモリからのデータの読み取りまたはメモリへのデータの書き込みを同時に行うことはできません。ハーバードアーキテクチャを使用するコンピュータでは、CPUは命令の読み取りとデータメモリアクセスを同時に実行できます^{[7] 。}キャッシュがなくてもです。ハーバードアーキテクチャのコンピュータは、命令フェッチとデータアクセスが単一のメモリパスを競合しない ため、与えられた回路の複雑さに対してより高速になります。

また、ハーバード アーキテクチャ マシンには、コード アドレス空間とデータ アドレス空間が別々に存在します。命令アドレス 0 はデータ アドレス 0 と同じではありません。命令アドレス 0 は 24 ビット値を識別する可能性がありますが、データ アドレス 0 は、その 24 ビット値の一部ではない 8 ビット バイトを示す可能性があります。

修正ハーバード アーキテクチャマシンは、ハーバード アーキテクチャ マシンに非常によく似ていますが、命令とデータの厳密な分離を緩和しながらも、CPU が 2 つ (またはそれ以上) のメモリ バスに同時にアクセスできるようにします。最も一般的な修正には、共通のアドレス空間でバックアップされた個別の命令キャッシュとデータキャッシュが含まれます。CPU はキャッシュから実行している間、純粋なハーバード マシンとして動作します。バックアップ メモリにアクセスするときは、フォン ノイマン マシンのように動作します (コードをデータのように移動できるため、強力な手法です)。この修正は、ARM アーキテクチャ、Power ISA、x86プロセッサなどの最新のプロセッサで広く使用されています。実際には「修正」されているという事実を見落とされ、大まかにハーバード アーキテクチャと呼ばれることもあります。

もう 1 つの変更は、命令メモリ (ROM やフラッシュ メモリなど) と CPU の間に経路を提供し、命令メモリのワードを読み取り専用データとして扱うことを可能にします。この手法は、Atmel AVR を含む一部のマイクロコントローラで使用されています。これにより、テキスト文字列や関数テーブルなどの定数データに、最初にデータ メモリにコピーすることなくアクセスできるようになり、希少な (電力を大量に消費する) データ メモリを読み取り/書き込み変数用に確保できます。命令メモリからデータを読み取るための特別なマシン言語命令が用意されているか、または周辺機器インターフェイスを使用して命令メモリにアクセスできます。^[a] (これは、定数データを埋め込む命令とは異なりますが、個々の定数については 2 つのメカニズムを互いに置き換えることができます。)

近年、CPU の速度はメイン メモリのアクセス速度に比べて何倍も速くなっています。パフォーマンスを維持するためには、メイン メモリへのアクセス回数を減らすように注意する必要があります。たとえば、CPU で実行されるすべての命令がメモリへのアクセスを必要とする場合、コンピュータは CPU 速度を上げて何のメリットもありません。これは、メモリ バウンドと呼ばれる問題です。

非常に高速なメモリを作ることは可能ですが、コスト、電力、信号ルーティングの理由から、これは少量のメモリでのみ実用的です。解決策は、最近アクセスされたデータを保持するCPU キャッシュと呼ばれる少量の非常に高速なメモリを提供することです。CPU が必要とするデータがキャッシュ内にある限り、CPU がメイン メモリからデータを取得する場合よりもパフォーマンスがはるかに高くなります。ただし、その一方で、繰り返しのプログラムやデータの保存に制限される可能性があり、ストレージ サイズの制限や、それに関連するその他の潜在的な問題が依然として存在します。^[b]

現代の高性能 CPU チップ設計には、ハーバード アーキテクチャとフォン ノイマン アーキテクチャの両方の側面が組み込まれています。特に、修正されたハーバード アーキテクチャの「分割キャッシュ」バージョンは非常に一般的です。CPU キャッシュ メモリは、命令キャッシュとデータ キャッシュに分割されています。CPU がキャッシュにアクセスするときは、ハーバード アーキテクチャが使用されます。ただし、キャッシュ ミスの場合、データはメイン メモリから取得されます。メイン メモリは、RAM、ROM、および (NOR) フラッシュ メモリへの同時アクセスに使用される個別のメモリ コントローラを備えている可能性がありますが、正式には命令セクションとデータ セクションに分割されていません。

したがって、データとコードが同じメモリ コントローラを通過する場合など、一部のコンテキストではフォン ノイマン アーキテクチャが目立ちますが、ハードウェア実装では、キャッシュ アクセスと少なくとも一部のメイン メモリ アクセスに対してハーバード アーキテクチャの効率が得られます。

さらに、CPU には書き込みバッファが搭載されていることが多く、キャッシュされていない領域への書き込み後に CPU が処理を続行できるようにします。CPU によって命令がデータとして書き込まれると、メモリのフォン ノイマン特性が現れ、ソフトウェアは、書き込まれたばかりの命令を実行する前に、キャッシュ (データと命令) と書き込みバッファが同期されていることを確認する必要があります。

純粋なハーバード アーキテクチャの主な利点である、複数のメモリ システムへの同時アクセスは、最新のCPU キャッシュシステムを使用する修正されたハーバード プロセッサによって低下しています。比較的純粋なハーバード アーキテクチャ マシンは、キャッシュを省略することによるコストと電力の節約などのトレードオフが、コードとデータのアドレス空間を別々にすることによるプログラミング上のペナルティを上回るアプリケーションで主に使用されます。

• デジタル信号プロセッサ(DSP) は、一般的にハーバード アーキテクチャを使用して、小型で高度に最適化されたオーディオまたはビデオ処理アルゴリズムを実行します。^[10] DSP の動作は極めて再現性が高くなければならないため、キャッシュは使用されません。複数のアドレス空間への対応の難しさは、実行速度に比べれば二次的な問題です。そのため、一部の DSP では、SIMDおよびVLIW処理を容易にするために、異なるアドレス空間に複数のデータ メモリを備えています。たとえば、 Texas Instruments TMS320 C55x プロセッサには、複数の並列データ バス (書き込み用 2 つ、読み取り用 3 つ) と 1 つの命令バスが備わっています。
• マイクロコントローラは、少量のプログラム（フラッシュメモリ）とデータ（SRAM）メモリを備えているのが特徴で、ハーバードアーキテクチャを利用して命令とデータの同時実行により処理を高速化します。^[11]ストレージが分離されているということは、プログラムメモリとデータメモリのビット幅が異なっていてもよく、たとえば16ビット幅の命令と8ビット幅のデータを使用できます。また、命令のプリフェッチを他のアクティビティと並行して実行できることも意味します。例としては、マイクロチップテクノロジー社のPICやアトメル社（現在はマイクロチップテクノロジーの一部）のAVRなどがあります。

このような場合でも、読み取り専用テーブルまたは再プログラミングのデータであるかのようにプログラム メモリにアクセスするために特別な命令を使用するのが一般的です。これらのプロセッサは、修正されたハーバード アーキテクチャプロセッサです。

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• ハーバード vs フォン・ノイマン・アーキテクチャ
• ハーバードアーキテクチャとフォンノイマンアーキテクチャの違い