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PCI Express ( Peripheral Component Interconnect Express )、正式名称はPCIe [ 2 ]は、コンピュータ内部のハードウェア コンポーネントを接続するために使用される高速規格です。これは、 PCI、PCI-X、AGPなどの古い拡張バス規格を置き換えるように設計されています。PCI -SIG (PCI Special Interest Group)によって開発および維持されているPCIe は、グラフィック カード、サウンド カード、Wi-Fiおよびイーサネットアダプタ、ソリッドステート ドライブやハードディスク ドライブなどのストレージ デバイスを接続するためによく使用されます。[ 3 ]
以前の規格と比較して、PCIeはより高速なデータ転送をサポートし、ピン数が少なく、スペースも少なく、コンピュータの実行中にデバイスを追加または削除できます（ホットスワップ）。また、エラー検出機能が向上し、高度なコンピューティングニーズに対応するためにI/O仮想化などの新しい機能もサポートしています。[ 4 ]
PCIe接続は、データの送受信を行う導体のペアであるレーンを介して行われます。デバイスは、転送する必要のあるデータ量に応じて、1つまたは複数のレーンを使用できます。 [ 5 ] PCIeテクノロジーは、ラップトップの拡張カード（ExpressCardなど）や、 M.2、U.2、SATA Expressなどのストレージコネクタにも使用されています。
概念的には、PCI Express バスは、古い PCI/PCI-X バスの高速シリアル代替品です。 [ 8 ] PCI Express バスと古い PCI バスの主な違いの 1 つはバス トポロジーです。PCI は共有パラレルバスアーキテクチャを使用しており、PCI ホストとすべてのデバイスが共通のアドレス、データ、および制御ラインのセットを共有します。対照的に、PCI Express はポイント ツー ポイントトポロジーに基づいており、個別のシリアルリンクがすべてのデバイスをルート コンプレックス(ホスト)に接続します。共有バス トポロジーのため、古い PCI バスへのアクセスは (複数のマスターの場合) 調停され、一度に 1 つのマスターに、一方向に制限されます。さらに、古い PCI クロック方式では、バス クロックはバス上の最も遅い周辺機器に制限されます (バス トランザクションに関与するデバイスに関係なく)。対照的に、PCI Express バス リンクは、任意の2 つのエンドポイント間で全二重通信をサポートし、複数のエンドポイント間での同時アクセスに固有の制限はありません。
バスプロトコルの観点から見ると、PCI Express 通信はパケットにカプセル化されます。データとステータスメッセージのトラフィックのパケット化とパケット解除は、PCI Express ポートのトランザクション層（後述）によって処理されます。電気信号とバスプロトコルの根本的な違いにより、異なる機械的フォームファクタと拡張コネクタ（したがって、新しいマザーボードと新しいアダプタボード）の使用が必要となり、PCI スロットと PCI Express スロットは互換性がありません。ソフトウェアレベルでは、PCI Express はPCI との下位互換性を維持しています。従来の PCI システムソフトウェアは、PCI Express 規格を明示的にサポートしなくても、新しい PCI Express デバイスを検出して構成できますが、新しい PCI Express 機能は利用できません。
2 つのデバイス間の PCI Express リンクのサイズは、1 レーンから 16レーンまで変化します。マルチ レーン リンクでは、パケット データは複数のレーンにストライピングされ、ピーク データ スループットは全体のリンク幅に比例します。レーン数はデバイスの初期化中に自動的にネゴシエートされ、エンドポイントのいずれかによって制限される場合があります。たとえば、シングル レーンの PCI Express (×1) カードをマルチ レーン スロット (×4、×8 など) に挿入すると、初期化サイクルで相互にサポートされる最大のレーン数が自動的にネゴシエートされます。リンクは動的に構成を下げて使用するレーン数を減らすことができ、不良または信頼性の低いレーンが存在する場合の障害耐性を提供します。PCI Express 規格では、リンク幅として ×1、×2、×4、×8、および ×16 が定義されています。PCIe 5.0 までは、×12、および ×32 リンクも定義されていましたが、実際にはほとんど使用されていません。[ 9 ]これにより、PCI Express バスは、高いスループットが不要なコスト重視のアプリケーションと、3D グラフィックス、ネットワーク ( 10 ギガビット イーサネットまたはマルチポートギガビット イーサネット)、エンタープライズ ストレージ ( SASまたはファイバー チャネル) などのパフォーマンス重視のアプリケーションの両方に対応できます。スロットとコネクタは、これらの幅のサブセットに対してのみ定義され、その間のリンク幅には、次の大きな物理スロット サイズが使用されます。
参考までに、PCI-X（133MHz 64ビット）デバイスと 4レーン（×4）を使用するPCI Express 1.0デバイスは、ピーク時の片方向転送速度がほぼ同じ1064MB/sです。複数のデバイスが同時にデータを転送する場合、またはPCI Express周辺機器との通信が双方向で ある場合は、PCI Expressバスの方がPCI-Xバスよりも優れたパフォーマンスを発揮する可能性があります。
PCI Express デバイスは、相互接続[ 10 ]またはリンクと呼ばれる論理接続を介して通信します。リンクは、2 つの PCI Express ポート間のポイントツーポイント通信チャネルであり、両方のポートが通常の PCI 要求 (構成、I/O またはメモリの読み書き) および割り込み( INTx、MSI または MSI-X ) を送受信できるようにします。物理レベルでは、リンクは 1 つ以上のレーンで構成されます。[ 10 ]低速周辺機器 ( 802.11 Wi-Fiカードなど) はシングルレーン (×1) リンクを使用しますが、グラフィックアダプタは通常、はるかに広く、したがって高速な 16 レーン (×16) リンクを使用します。
レーンは、2 つの差動信号ペアで構成され、一方のペアはデータを受信するため、もう一方のペアは送信するためです。したがって、各レーンは 4 つのワイヤまたは信号トレースで構成されます。概念的には、各レーンは全二重バイト ストリームとして使用され、リンクのエンドポイント間で 8 ビットの「バイト」形式のデータ パケットを同時に双方向に転送します。[ 11 ]物理的な PCI Express リンクには、1、4、8、または 16 レーンが含まれる場合があります。[12][6]:4、5 [ 10 ]レーン数は「 x 」接頭辞で表記され (たとえば、「×8」は 8 レーンのカードまたはスロットを表します)、一般的に使用される最大のサイズは ×16 です。[ 13 ]レーンのサイズは、「幅」または「by」という用語でも参照されます。たとえば、8 レーンのスロットは、「by 8」または「8 レーン幅」と参照できます。
機械式カードのサイズについては、下記を参照してください。
ボンディングされたシリアルバスアーキテクチャは、従来のパラレルバスに比べて、半二重動作、過剰な信号数、タイミングスキューによる帯域幅の低下といった固有の制限があるため、採用されました。タイミングスキューは、パラレルインターフェース内の別々の電気信号が、長さの異なる導体、場合によっては異なるプリント基板（PCB）層、そして場合によっては異なる信号速度で伝送されることによって発生します。パラレルインターフェース上の信号は、単一のワードとして同時に送信されますが、伝送時間が異なり、目的地に到着する時間も異なります。インターフェースのクロック周期が信号到着間の最大時間差よりも短い場合、送信されたワードの復元は不可能になります。パラレルバスのタイミングスキューは数ナノ秒にも達することがあるため、結果として生じる帯域幅の制限は数百メガヘルツの範囲になります。
シリアルインターフェースでは、各レーン内の各方向に差動信号が1つしかないため、タイミングスキューは発生しません。また、クロック情報はシリアル信号自体に埋め込まれているため、外部クロック信号もありません。そのため、シリアル信号の一般的な帯域幅制限は、数ギガヘルツの範囲です。PCI Expressは、パラレルバスをシリアルインターコネクトに置き換える一般的な傾向の一例です。その他の例としては、Serial ATA (SATA)、USB、Serial Attached SCSI (SAS)、FireWire (IEEE 1394)、RapidIOなどがあります。デジタルビデオでは、DVI、HDMI、DisplayPortがよく使われていますが、これらはアナログVGAの代替であり、パラレルバスの代替ではありません。
マルチチャネルシリアル設計は、低速デバイスに割り当てるレーン数を減らすことができるため、柔軟性が向上します。
PCIeスイッチはネットワーク スイッチに似ていますが、PCIe 接続で動作します。ツリー トポロジーでは、上位レベルのデバイス (別のスイッチまたは PCIe バスに直接接続) に接続する1 つのアップストリームポートと、複数のダウンストリームポートがあります。スイッチは、1 つのポートからパケットを受信し、適切な別のポートに転送する役割を担います。パケット スイッチングを行うことで、帯域幅は複数のダウンストリーム ポート間で効果的に共有されます (静的レーンの分岐と比較して)。より高度なマルチ ホスト トポロジーには、複数のアップストリーム ポートが含まれます。[ 15 ]
PCI Express拡張カードは、その物理的なサイズ以上のスロット（最大サイズは×16）に装着できますが、より小さいPCI Expressスロットには装着できない場合があります。例えば、×16カードは×4または×8スロットには装着できない可能性があります。一部のスロットは、物理的に長いカードに対応し、最適な電気的および論理的な接続を確保するために、開口部のあるソケットを採用しています。
スロットに実際に接続されているレーンの数は、物理的なスロットサイズでサポートされているレーンの数よりも少ない場合があります。たとえば、×4で動作する×16スロットは、×1、×2、×4、×8、または×16のカードを受け入れますが、提供されるレーンは4つだけです。仕様には「×16（×4モード）」または「×16（×4信号）」と記載されている場合があり、「機械的@電気的」表記（例：「×16 @ × 4」）もよく使われます。このようなスロットの利点は、マザーボードのハードウェアがフル転送速度をサポートする必要なく、より幅広いPCI Expressカードに対応できることです。標準的な機械的サイズは、×1、×4、×8、および×16です。標準的な機械的サイズ以外のレーン数を使用するカードは、物理的に次の大きな機械的サイズに適合する必要があります（たとえば、×2カードは×4サイズを使用し、×12カードは×16サイズを使用します）。
カード自体はさまざまなサイズで設計および製造されています。たとえば、PCI Express カードの形で提供されるソリッドステート ドライブ(SSD) では、カードの物理的な寸法を表すために、 HHHL (ハーフ ハイト、ハーフ レングス) とFHHL (フル ハイト、ハーフ レングス) がよく使用されます。「フル」と「ハーフ」の高さと長さの概念は、従来の PCI から受け継がれています。[ 16 ] [ 17 ]
フルサイズ以外の長さレベルはPCIe規格ではなく、メーカー間の合意事項にすぎません。ハーフサイズは、×16コネクタを設置するのに十分なスペースを提供します。それより短い長さの場合は、より幅の狭いデータコネクタを使用する必要があります。
これらの寸法は自由に組み合わせることができるが、より大きな寸法は共存する傾向がある。
コネクタのキーノッチ（データと電源を分ける中央の突起）とカードの端の間には、 57.15ミリメートル（2.250インチ）の固定距離があります。カードの端は、コンピュータケースに取り付けるためのネジ穴付きのエンドプレートで覆われている場合があります。この固定長により、カードがシャーシから突き出るのを防ぎます。
ATXマザーボードのスロット間隔は正確に0.8インチ（20mm ）です。
スロットの詳細な仕様については、下記の「物理層」を参照してください。
現代の（ 2012年頃以降[ 19 ]）ゲーミングビデオ カードは、ゲーミング ビデオ カードが数百ワットの熱を発することが多いため、より高性能で静音性の高い冷却ファンが必要となることから、通常は PCI Express 規格で規定されている高さと厚さを超えています。 [ 20 ]現代のコンピュータ ケースは、これらの背の高いカードに対応するために幅が広くなっていることが多いですが、常にそうとは限りません。全長カード（312 mm）は一般的ではないため、現代のケースでは対応できない場合があります。これらのカードの厚さも、通常 2 ～ 5 [ 21 ] PCIe スロットのスペースを占めます。実際、カードの測定方法もベンダーによって異なり、寸法に金属製ブラケットのサイズを含めるベンダーもあれば、含めないベンダーもあります。
例えば、2020年に発売された3つのハイエンドビデオカードを比較すると、Sapphire Radeon RX 5700 XTカードは 高さが135mm（金属製ブラケットを除く）で、PCIe規格の高さを28mm超えています [ 22 ] 。XFXの別のRadeon RX 5700 XTカードは厚さが55mm （つまり20.32mmのPCIスロット2.7個分 ）で、PCIeスロットを3つ占有しています[ 23 ]。一方、Asus GeForce RTX 3080ビデオカードは2つのスロットを占有し、寸法は140.1mm ×318.5mm ×57.8mm で、それぞれPCI Expressの最大高さ、長さ、厚さを超えています[ 24 ] 。
次の表は、PCI Express カードのエッジ コネクタの両側の導体を示しています。プリント基板(PCB) のはんだ面が A 面、部品面が B 面です。[ 25 ]ホットプラグされたカードが完全に挿入されるように、PRSNT1# ピンと PRSNT2# ピンは他のピンよりもわずかに短くする必要があります。WAKE# ピンはコンピュータを起動するためにフル電圧を使用しますが、カードが起動可能であることを示すためにスタンバイ電源からハイにプルアップする必要があります。 [ 26 ]
すべての PCI Express カードは最大で3 A で+3.3 V (9.9 W ）。+12 V の量 と消費する総電力は、フォームファクタとカードの役割によって異なります。[ 31 ]： 35–36 [ 32 ] [ 33 ]
オプションのコネクタを追加する75W （6ピン）または 最大150W（8ピン）の+ 12V電源合計300W （75W×2 ＋150W×1 ）。
一部のカードは 8 ピン コネクタを 2 つ使用し、 合計 375 W ( 1 @ 75 W + 2 @ 150 W ) を供給します。これは 2018 年の PCI Express 4.0 CEM で新たに標準化されましたが、それ以前にも使用されていました。[ 18 ] 8 ピン PCI Express コネクタは、主に SMP およびマルチコア システムの電源供給に使用されるEPS12Vコネクタと混同しないでください。電源コネクタは、Molex Mini-Fit Jr. シリーズ コネクタのバリエーションです。[ 34 ]
16ピン12VHPWRコネクタは、グラフィックス処理ユニット（GPU）をコンピュータ電源に接続して最大600W の電力を供給するための標準規格です。これは、GPU用の以前の6ピンおよび8ピン電源コネクタに取って代わるために、2022年にNvidiaによって導入されました。その目的は、Nvidia GPUの増大する電力要件に対応することでした。このコネクタは、PCI Express 5の一部として正式に採用されました。[ 39 ]
コネクタは、2023 年に PCIe CEM 5.1 および PCIe ECN 6.0 とともに導入された 12V-2x6 と呼ばれるマイナー リビジョンに置き換えられました。 [ 40 ] [ 41 ]これにより、GPU 側と PSU 側のソケットが変更され、電源ピンが正しく装着されている場合にのみセンス ピンが接触するようになりました。ケーブルとそのプラグは変更されていません。[ 42 ]この変更は部分的な接触による溶融を防ぐことを目的としていますが、この新しいソケットを備えた GPU で溶融が引き続き報告されています。[ 43 ]新しいセンス ピンが追加され、電力ネゴシエーションに大きな変更があります。[ 44 ]
12VHPWRコネクタには「H+」記号が、12V-2x6コネクタには「H++」記号がそれぞれ付いています。[ 45 ]
2021年に、PCIeカード電気機械（CEM、発音は「chemistry」の「chem」と同じ）仕様で、2つの電流を流す接点と4つのセンスピンを備えた48ボルトのコネクタが導入されました。これは2023年のPCIe-CEM 5.1にも引き継がれました。[ 46 ]接点は15アンペアの連続電流定格です。48VHPWRコネクタは720ワットを流すことができます。
その後、それは削除され、Sense0とSense1が最も離れた位置にある場所に、互換性のない48V 1×2コネクタが導入された。
電力変動とは、定格最大（持続）電力レベルを超える短時間の電力消費のピークを指します。 PCIe-CEM 5.0 への追加エンジニアリング変更通知 (ECN) 以降、追加の電源コネクタは、最大持続電力の 3 倍の 100 マイクロ秒の電力消費を処理でき、対数線に従って 1 秒のウィンドウ レベルで 1 倍に減少する必要があります。 PCIe-ECM 5.1 以降、スロット電力は 100 μs で 2.5 倍の同様の変動拡張があります。 CEM 5.1 では、追加された変動制限は、ソフトウェア構成、具体的には Set_Slot_Power_Limit メッセージ後にのみ提供されます。 ECN は ATX 3.0 の一部であり、PCIe CEM 5.1 は ATX 3.1 の一部です。[ 47 ]
PCI Express Mini Card （ Mini PCI Express、Mini PCIe、Mini PCI-E、mPCIe、PEMとも呼ばれる）は、PCI ExpressをベースとしたMini PCIフォームファクタの代替品です。PCI -SIGによって開発されました。ホストデバイスはPCI ExpressとUSB 2.0の両方の接続をサポートしており、各カードはどちらの規格も使用できます。2005年から2013年の間に製造されたほとんどのノートパソコンは、拡張カードにMini PCI Expressを使用していますが、2015年現在ではそのため、多くのベンダーは、この目的のために新しいM.2フォームファクタを使用する方向に移行している。[ 48 ]
寸法が異なるため、PCI Express Mini Cards は標準のフルサイズ PCI Express スロットと物理的に互換性がありません。ただし、フルサイズ スロットで使用できるようにするパッシブ アダプタが存在します。[ 49 ]
PCI Express Mini Card の寸法は、フル Mini Card の場合30 mm × 50.95 mm (幅× 長さ) です。52 ピンのエッジ コネクタがあり、0.8 mm ピッチで 2 列が千鳥状に配置されています。各列には 8 つのコンタクトがあり、4 つのコンタクトに相当するギャップがあり、さらに 18 コンタクトがあります。基板の厚さは、コンポーネントを除いて 1.0 mm です。「ハーフ Mini Card」（HMC と略されることもあります）も規定されており、物理的な長さは約 26.8 mm の半分です。また、フルサイズの mini PCIe カードの約半分の長さである 30 × 31.90 mm のハーフサイズの mini PCIe カードもあります。[ 50 ] [ 51 ]
PCI Express Mini Cardのエッジコネクタは、複数の接続とバスを提供します。
Mini PCI Express フォームファクタを共有しているにもかかわらず、mSATAスロットは必ずしも Mini PCI Express と電気的に互換性があるとは限りません。そのため、mSATA ドライブと互換性のあるノートブックは限られています。互換性のあるシステムのほとんどは、Huron River プラットフォームを使用する Intel の Sandy Bridge プロセッサ アーキテクチャに基づいています。2011 年 3 月～4 月に発売された Lenovo の ThinkPad T、W、X シリーズなどのノートブックは、WWANカード スロットで mSATA SSD カードをサポートしています。ThinkPad Edge E220s/E420s および Lenovo IdeaPad Y460/Y560/Y570/Y580 も mSATA をサポートしています。[ 52 ]一方、L シリーズなどは、WWAN スロットで PCIe 規格を使用する M.2 カードのみをサポートしています。
一部のノートブック（特にAsus Eee PC、Apple MacBook Air 、Dell mini9 および mini10）は、 SSDとして PCI Express Mini カードのバリアントを使用しています。このバリアントは、予約済みピンといくつかの非予約ピンを使用して SATA および IDE インターフェイスのパススルーを実装し、USB、グランド ライン、場合によってはコア PCIe ×1 バスのみをそのまま残します。[ 53 ]このため、ネットブック向けに販売されている「miniPCIe」フラッシュおよびソリッドステート ドライブは、真の PCI Express Mini 実装とはほとんど互換性がありません。
また、一般的なASUS製miniPCIe SSDは 長さが71mmであるため、Dell製の 51mmモデルはしばしば（誤って）半分の長さと呼ばれています。真の51mm Mini PCIe SSDは2009年に発表され、2層構造のPCBによりストレージ容量の増大を実現しています。発表された設計ではPCIeインターフェースが維持されており、標準のmini PCIeスロットとの互換性があります。しかし、実用化された製品はまだ開発されていません。
Intelは、通常mSATA SSDをサポートしないPCIe ×1ミニカードスロットを備えたデスクトップボードを多数販売しています。PCIe ×1ミニカードスロット（通常はSATAポートとマルチプレックス）でmSATAをネイティブにサポートするデスクトップボードのリストは、Intelサポートサイトに掲載されています。[ 54 ]
M.2はmSATA規格とMini PCIeに取って代わる規格です。[ 55 ] M.2コネクタを介して提供されるコンピュータバスインターフェースは、PCI Express 3.0以上（最大4レーン）、Serial ATA 3.0、およびUSB 3.0（後者2つはそれぞれ1つの論理ポート）です。ホストのサポートレベルとデバイスの種類に応じて、どのインターフェースをサポートするかは、M.2ホストまたはデバイスの製造元が選択します。
PCI Express外部ケーブル（外部PCI Express、ケーブル付きPCI Express、またはePCIeとも呼ばれる）の仕様は、2007年2月にPCI-SIGによってリリースされました。 [ 56 ] [ 57 ]
標準ケーブルとコネクタは、×1、×4、×8、×16のリンク幅に対応し、 レーンあたりの転送速度は250MB/sと定められています。PCI-SIGは、 PCI Express 2.0のように、将来的には500MB/sまで速度が向上することを期待しています。ケーブル接続されたPCI Expressの用途例としては、複数のPCIeスロットとPCIe-to-ePCIeアダプタ回路を内蔵した金属製筐体が挙げられます。ePCIe規格がなければ、このようなデバイスは実現不可能でした。
OCuLink（「光銅リンク」の略で、Cuは銅の化学記号）は、「PCI Expressのケーブル版」の拡張機能です。2015年10月にリリースされたOCuLinkバージョン1.0は、銅線ケーブル上で最大4レーンのPCIe 3.0（3.9GB /秒）をサポートします。将来的には光ファイバー版が登場する可能性もあります。
OCuLinkの最新バージョンであるOCuLink-2は、8 GB/sまたは16 GB/s（PCIe 4.0 ×4または×8）[ 58 ]をサポートしていますが、USB（USB4 Gen 4）またはThunderbolt 5接続の最大帯域幅は10 GB/sです。
OCulinkは主にサーバー内のPCIe（またはSATAブレークアウト）相互接続を目的としていますが、外部GPUボックスの接続のためにノートパソコンでも限定的に採用されています。[ 59 ]
CopprLinkは、PCIe 5.0 x16およびPCIe 6.0 x16用の外部PCIeケーブルをサポートするためにSFF-TA-1032コネクタを使用します。[ 60 ] [ 61 ] [ 62 ]
その他にも、PCIeを使用する、または使用できるフォームファクタが多数存在します。これらには以下が含まれます。
PCIeスロットコネクタは、PCIe以外のプロトコルも伝送できます。一部の9xxシリーズのIntelチップセットは、シリアルデジタルビデオ出力（SEDV）をサポートしています。これは、対応するアドインを使用することで、PCIeではなくスロットを使用してホストCPUの統合グラフィックスからビデオ信号を送信する独自の技術です。
PCIeトランザクション層プロトコルは、電気的にPCIeではない他の相互接続でも使用できます。
PCIeは開発初期段階では当初HSI（High Speed Interconnectの略）と呼ばれ、その後3GIO（3rd Generation I/Oの略）に名称変更され、最終的にPCI-SIGの名称であるPCI Expressに落ち着きました。Arapaho Work Group （AWG）と呼ばれる技術ワーキンググループが標準規格を作成しました。最初の草案作成段階では、AWGはIntelのエンジニアのみで構成されていましたが、その後、業界パートナーも参加するようになりました。
それ以来、PCIeは性能やその他の機能を向上させるために、大小さまざまな改訂を重ねてきた。
2003年、PCI-SIGはPCIe 1.0aを発表し、レーンあたりのデータ転送速度は毎秒0.25ギガバイト（GB/s）、転送速度は毎秒2.5ギガ転送（GT/s）となった。
転送速度は、転送数にオーバーヘッドビットが含まれるため、1秒あたりの転送数で表されます。オーバーヘッドビットは追加のスループットを提供しません。[ 69 ] PCIe 1.x は8b/10b エンコーディング 方式を使用するため、生のチャネル帯域幅に20% (= 2/10) のオーバーヘッドが発生します。 [ 70 ]したがって、PCIe の用語では、転送速度はエンコードされたビットレートを指します。2.5 GT/s は、エンコードされたシリアルリンクで 2.5 Gbit/s です。これは、2.0 Gbit/s のプリコードされたデータ、つまり 0.25 GB/s に相当し、PCIe ではスループットと呼ばれます。
2005年にPCI-SIG [ 71 ]はPCIe 1.1を導入しました。この更新された仕様には明確化といくつかの改善が含まれていますが、PCI Express 1.0aと完全に互換性があります。データレートに変更はありません。
PCI-SIGは2007年1月15日にPCI Express Base 2.0仕様の提供開始を発表しました。[ 72 ] PCIe 2.0規格では、PCIe 1.0と比較して転送速度が2倍の5 GT/sになり、レーンあたりのスループットは250 MB/sから500 MB/sに向上します。その結果、16レーンのPCIeコネクタ（×16）は最大8 GB/sの総スループットをサポートできます。
PCIe 2.0 マザーボードのスロットは、PCIe v1.x カードとの完全な下位互換性があります。また、PCIe 2.0 カードは、PCI Express 1.1 の帯域幅を利用することで、PCIe 1.x マザーボードとも概ね下位互換性があります。つまり、v2.0 用に設計されたグラフィックカードやマザーボードは動作し、v1.1 または v1.0a 用に設計されたマザーボードは動作しません。
PCI-SIGはまた、PCIe 2.0はポイントツーポイントデータ転送プロトコルとそのソフトウェアアーキテクチャに改良を加えていると述べた。[ 73 ]
Intel初のPCIe 2.0対応チップセットはX38で、 2007年10月21日時点で様々なベンダー（ Abit、Asus、Gigabyte ）からボードの出荷が開始された。[ 74 ] AMDはAMD 700チップセットシリーズでPCIe 2.0のサポートを開始し、nVidiaはMCP72で開始した。[ 75 ] Intelの以前のチップセットはすべて、Intel P35チップセットを含め、PCIe 1.1または1.0aをサポートしていた。[ 76 ]
PCIe 2.0は、1.xと同様に8b/10bのエンコーディング方式を採用しているため、 5GT/sの生データレートから、レーンごとに 最大4Gbit/sの実効転送速度を実現しています。
PCI Express 2.1（仕様書の日付は2009年3月4日）は、PCI Express 3.0で完全実装が予定されている管理、サポート、トラブルシューティングシステムの大部分をサポートしています。ただし、速度はPCI Express 2.0と同じです。スロットからの電力増加により、PCI Express 2.1カードと一部の旧型マザーボード（1.0/1.0a搭載）との下位互換性は失われますが、PCI Express 1.1コネクタを搭載したほとんどのマザーボードは、メーカーからユーティリティを介してBIOSアップデートが提供され、PCIe 2.1カードとの下位互換性がサポートされています。
PCI Express 3.0 ベース仕様改訂版 3.0 は、度重なる延期を経て 2010 年 11 月に公開されました。2007 年 8 月、PCI-SIG は、PCI Express 3.0 が毎秒 8ギガ転送(GT/s) のビットレートを伝送し、既存の PCI Express 実装との下位互換性を持つことを発表しました。その際、PCI Express 3.0 の最終仕様は 2010 年第 2 四半期まで延期されることも発表されました。[ 77 ] PCI Express 3.0 仕様の新機能には、送信機と受信機のイコライゼーション、 PLL の改善、クロック データ リカバリ、現在サポートされているトポロジのチャネル強化など、信号伝送とデータ整合性を強化するための最適化が多数含まれていました。[ 78 ]
PCI-SIGは、PCI Express相互接続帯域幅の拡張可能性に関する6ヶ月にわたる技術分析の結果、主流のシリコンプロセス技術で毎秒8ギガ転送を実現でき、既存の低コスト材料とインフラストラクチャを用いて展開できるだけでなく、PCI Expressプロトコルスタックとの完全な互換性（影響はごくわずか）を維持できることが判明した。
PCI Express 3.0 では、ラインエンコーディング方式が以前の8b/10b エンコーディングから 128b/130b にアップグレードされ、帯域幅のオーバーヘッドが PCI Express 2.0 の 20% から約 1.54% (= 2/130) に削減されました。PCI Express 3.0 の 8 GT/s ビットレートは、レーンあたり 985 MB/s の実効帯域幅を実現し、PCI Express 2.0 と比較してレーン帯域幅がほぼ 2 倍になりました。[ 67 ]
2010年11月18日、PCI-SIGは、PCI Express 3.0の最終仕様を正式にメンバーに公開し、この新しいバージョンのPCI Expressに基づいてデバイスを構築するように指示した。[ 79 ]
2013年9月、PCI Express 3.1仕様が2013年後半または2014年初頭にリリースされることが発表され、公開されたPCI Express 3.0仕様のさまざまな改善点が電力管理、パフォーマンス、機能の3つの領域に統合されました。[ 65 ] [ 80 ] 2014年11月にリリースされました。[ 81 ]
2011年11月29日、PCI-SIGは暫定的にPCI Express 4.0を発表し[ 82 ] 、16レーン構成でPCI Express 3.0の帯域幅を倍増させ、 双方向で31.5 GB/sの16 GT/sのビットレートを提供するとともに、ソフトウェアサポートと使用される機械的インターフェースの両方で下位互換性と上位互換性を維持した[ 83 ] 。PCI Express 4.0の仕様には、 Thunderboltの代替となるOCuLink-2も含まれている。OCuLinkバージョン2は最大16 GT/s（×8レーンで合計16 GB/s）[ 58 ]であるのに対し、Thunderbolt 3リンクの最大帯域幅は5 GB/sである。
2016年のPCI-SIG開発者会議では、Cadence、PLDA、およびSynopsysがPCIe 4.0の物理層、コントローラ、スイッチ、およびその他のIPブロックの開発を実演した。[ 84 ]
Mellanox Technologiesは、2016年6月15日にPCIe 4.0を搭載した初の100 Gbit/sネットワークアダプタを発表し[ 85 ]、2016年11月10日にはPCIe 4.0を搭載した初の200 Gbit/sネットワークアダプタを発表しました[ 86 ]。
2016年8月、SynopsysはIntel Developer Forumで、FPGAがPCIe 4.0の速度でレーンをクロックするテストセットアップを発表しました。同社のIPは、2016年末にチップや製品を発表する予定の複数の企業にライセンス供与されています。[ 87 ]
2016年8月のIEEE Hot Chips Symposiumで、IBMはPCIe 4.0をサポートする最初のCPUであるPOWER9を発表しました。[ 88 ] [ 89 ]
PCI-SIGは2017年6月8日にPCI Express 4.0の最終仕様のリリースを正式に発表した。[ 90 ]この仕様には、柔軟性、拡張性、低消費電力の改善が含まれている。
2017年12月5日、IBMはPCIe 4.0スロットを搭載した最初のシステム、Power AC922を発表した。[ 91 ] [ 92 ]
NETINT Technologiesは、Flash Memory Summit 2018に先立ち、2018年7月17日にPCIe 4.0ベースの初のNVMe SSDを発表しました[ 93 ]。
AMDは2019年1月9日、次期Zen 2ベースのプロセッサとX570チップセットがPCIe 4.0をサポートすると発表した。[ 94 ] AMDは古いチップセットの部分的なサポートを可能にすることを望んでいたが、マザーボードの配線がPCIe 4.0仕様に準拠していないために不安定になり、それは不可能になった。[ 95 ] [ 96 ]
Intelは2020年半ばに、 Tiger Lakeマイクロアーキテクチャの一部として、PCI Express 4.0をサポートする最初のモバイルCPUをリリースしました。[ 97 ]
2017年6月、PCI-SIGはPCI Express 5.0の暫定仕様を発表しました。[ 90 ]帯域幅は32 GT/sに増加し 、16レーン構成で各方向63 GB/sになると予想されていました。ドラフト仕様は2019年に標準化される予定でした。当初は、技術的な実現可能性のために25.0 GT/sも検討されていました。
2017年6月7日、PCI-SIG DevConにおいて、Synopsysは32 GT/sでのPCI Express 5.0の最初のデモンストレーションを記録した。 [ 98 ]
2018年5月31日、PLDAは、PCIe 5.0仕様のドラフト0.7に基づいたXpressRICH5 PCIe 5.0コントローラIPの提供開始を発表しました。[ 99 ] [ 100 ]
2018年12月10日、PCI SIGはPCIe 5.0仕様のバージョン0.9をメンバーにリリースし[ 101 ] 、2019年1月17日、PCI SIGはバージョン0.9が承認され、バージョン1.0は2019年第1四半期にリリース予定であることを発表した[ 102 ] 。
2019年5月29日、PCI-SIGはPCI Express 5.0の最終仕様のリリースを正式に発表した。[ 103 ] PCI Express 5.0は、以前のバージョンのPCI Express仕様との下位互換性を維持している。
2019年11月20日、江蘇華村は 12nm製造プロセスで製造された初のPCIe 5.0コントローラHC9001を発表し[ 104 ]、2020年に生産が開始された。
2020年8月17日、IBMはPCIe 5.0と、シングルチップモジュール（SCM）あたり最大32レーン、ダブルチップモジュール（DCM）あたり最大64レーンを備えたPower10プロセッサを発表した。 [ 105 ]
IBMは2021年9月9日にPower E1080エンタープライズサーバーを発表し、9月17日に発売予定とした。[ 106 ]このサーバーは最大16個のPower10 SCMを搭載でき、システムあたり最大32個のスロットを備え、PCIe 5.0 ×8またはPCIe 4.0 ×16として機能させることができる。[ 107 ]あるいは、外部PCIe拡張ドロワーに接続するオプションの光CXPコンバータアダプタ用のPCIe 5.0 ×16スロットとして使用することもできる。
2021年10月27日、インテルは第12世代インテルCore CPUファミリーを発表しました。これは、PCIe 5.0（最大16レーン）接続に対応した世界初のコンシューマー向けx86-64プロセッサです。[ 108 ]
2022年3月22日、Nvidiaは世界初のPCIe 5.0 GPUであるNvidia Hopper GH100 GPUを発表した。[ 109 ]
2022年5月23日、AMDは、コンシューマー向けプラットフォームでは最大24レーン、サーバー向けプラットフォームでは最大128レーンのPCIe 5.0接続をサポートするZen 4アーキテクチャを発表しました。[ 110 ] [ 111 ]
2019年6月18日、PCI-SIGはPCI Express 6.0仕様の開発を発表しました。帯域幅は64 GT/sに増加し、 16レーン構成で各方向128 GB/sを実現する予定で、リリース目標日は2021年です。[ 112 ]新しい標準では、非ゼロ復帰（NRZ）変調の代わりに、低遅延前方誤り訂正（FEC）を備えた4レベルパルス振幅変調（PAM-4）を使用します。[ 113 ]以前のPCI Expressバージョンとは異なり、前方誤り訂正を使用してデータの整合性を高め、PAM-4をラインコードとして使用して、転送ごとに2ビットを転送します。64 GT/sのデータ転送速度（生ビットレート）で、×16構成で各方向最大121 GB/sが可能です。[ 112 ]
2020年2月24日、PCI Express 6.0リビジョン0.5仕様（すべてのアーキテクチャ面と要件が定義された「最初のドラフト」）がリリースされました。[ 114 ]
2020年11月5日、PCI Express 6.0リビジョン0.7仕様（テストチップで検証された電気的仕様を含む「完全なドラフト」）がリリースされた。[ 115 ]
2021年10月6日、PCI Express 6.0リビジョン0.9仕様（「最終ドラフト」）がリリースされた。[ 116 ]
2022年1月11日、PCI-SIGはPCI Express 6.0の最終仕様のリリースを正式に発表した。[ 117 ] PCI Express 6.0は、以前のバージョンのPCI Express仕様との下位互換性を維持した。
PAM-4コーディングでは、ビット誤り率(BER) が 10 −6 (以前は 10 −12 ) と大幅に高くなるため、128b/130b エンコーディングの代わりに、巡回冗長検査(CRC)に加えて3 方向インターレース前方誤り訂正(FEC) が使用されます。固定の 256 バイトのフロー制御ユニット(FLIT) ブロックには、可変サイズのトランザクション レベル パケット (TLP) とデータ リンク層ペイロード (DLLP) を含む 242 バイトのデータが格納されます。残りの 14 バイトは、8 バイトの CRC と 6 バイトの FEC 用に予約されています。[ 118 ] [ 119 ] 3 方向グレイ コードが PAM-4/FLIT モードで使用されることで誤り率が低減されます。インターフェイスは、データ レートを下げるために再トレーニングしても NRZ および 128/130b エンコーディングに切り替わりません。[ 120 ] [ 121 ]
PCIe 6.0 ハードウェアは、最終仕様のリリースから約 3 年後、PCIe 7.0 仕様の公開直後の 2025 年 8 月まで発売されませんでした。[ 122 ] [ 123 ]この遅延は前例のないものと評され、PCWorldは、PCIe 6.0 が長年「紙の上だけ」に存在していたと指摘しました。[ 124 ]
2022年6月21日、PCI-SIGはPCI Express 7.0仕様の開発を発表しました。[ 125 ]これは、バージョン6.0と同じPAM4 シグナリングを使用して、128 GT/sの生ビットレートと、×16構成で方向ごとに最大242 GB/sを実現します。データレートの倍増は、チャネルパラメータを微調整して信号損失を減らし、電力効率を向上させることで達成されますが、信号の完全性は課題になると予想されます。仕様は2025年に最終決定される予定です。
2024年4月3日、PCI Express 7.0リビジョン0.5仕様（「最初のドラフト」）がリリースされた。[ 126 ]
2025年1月17日、PCI-SIGはPCIe 7.0仕様バージョン0.7（「完全なドラフト」）のリリースを発表した。[ 127 ]
2025年3月19日、PCI-SIGはPCIe 7.0仕様バージョン0.9（「最終ドラフト」）のリリースを発表しました。最終リリースは2025年に予定されています。[ 128 ]
新規格の目標として、以下の主要な点が策定された。
2025年6月11日、PCI-SIGはPCI Express 7.0の最終仕様のリリースを正式に発表した。[ 129 ]
PCI-SIGは、リリース時に、PCIe 7.0がしばらくの間PC市場に登場することはないだろうとコメントした。代わりに、このインターフェースは当初、クラウドコンピューティング、800ギガビットイーサネット、および人工知能アプリケーションを対象としている。[ 124 ]
2025年8月5日、PCI-SIGはPCI Express 8.0の開発を発表した。この仕様は2028年までにリリースされる予定である。前バージョンの2倍の速度、256.0 GT/sの生ビットレート、および×16構成による双方向で最大1 TB/sを実現する。[ 130 ]
一部のベンダーは、PCIe 拡張ドロワーでより長い距離での PCIe スイッチング用のアクティブ光ケーブル (AOC) を備えた PCIe over fiber 製品を提供しています[ 131 ] [ 132 ] [ 133 ] 、または、追加のソフトウェアが必要になる可能性のある主流の標準 ( InfiniBandやEthernetなど) を使用するよりも透過的な PCIe ブリッジングが好ましい特定のケースで提供されています。
ThunderboltはIntelとAppleが共同開発した汎用高速インターフェイスで、論理 PCIe リンクとDisplayPortを組み合わせたもので、当初はオールファイバーインターフェイスとして設計されていましたが、消費者向けのファイバーインターコネクトの作成が初期段階で困難だったため、実装のほぼすべてが銅線システムになっています。注目すべき例外として、 Sony VAIO Z VPC-Z2 は、非標準の USB ポートと光コンポーネントを使用して、外付けの PCIe ディスプレイアダプタに接続しています。Apple は 2011 年まで Thunderbolt の採用を主に推進してきましたが、他のいくつかのベンダー[ 135 ]も Thunderbolt を搭載した新製品やシステムを発表しています。Thunderbolt 3 はUSB4規格の基礎となっています。
モバイル PCIe仕様 ( M-PCIeと略記) は、PCI Express アーキテクチャがMIPI AllianceのM-PHY物理層技術上で動作することを可能にします。既に広く普及している M-PHY とその低消費電力設計を基盤として、モバイル PCIe はモバイル デバイスが PCI Express を使用できるようにします。[ 136 ] iPhone は、 M-PCIe で統合されたNVMeストレージを使用している例の 1 つです。
PCI-SIG仕様には5つの主要なリリース/チェックポイントがあります: [ 137 ]
歴史的に見ると、新しいPCIe仕様をいち早く採用する企業は、一般的にドラフト0.5から設計を開始します。これは、新しい帯域幅定義に基づいてアプリケーションロジックを自信を持って構築でき、新しいプロトコル機能の開発にも着手できるためです。しかし、ドラフト0.5の段階では、実際のPCIeプロトコル層の実装に変更が生じる可能性が依然として高いため、これらのブロックを社内で開発する設計者は、外部ソースのインターフェースIPを使用する設計者よりも、作業開始に躊躇する傾向があります。
PCIeリンクは、レーンと呼ばれる専用の単方向シリアル（1ビット）ポイントツーポイント接続のペアを中心に構築されています。これは、すべてのデバイスが同じ双方向の32ビットまたは64ビットのパラレルバスを共有するバスベースのシステムである以前のPCI接続とは大きく異なります。
PCI Expressは、トランザクション層、データリンク層、物理層からなる階層型プロトコルです。データリンク層は、メディアアクセスコントロール（MAC）サブレイヤーに細分化されています。物理層は、論理サブレイヤーと電気サブレイヤーに細分化されています。物理論理サブレイヤーには、物理符号化サブレイヤー（PCS）が含まれています。これらの用語は、IEEE 802ネットワークプロトコルモデルから借用されています。
PCIe 物理層 ( PHY、PCIEPHY、PCI Express PHY、またはPCIe PHY ) 仕様は、電気的仕様と論理的仕様に対応する 2 つのサブレイヤーに分割されています。論理サブレイヤーは、MAC サブレイヤーと PCS にさらに分割される場合もありますが、この分割は正式には PCIe 仕様の一部ではありません。Intel が公開した仕様である PCI Express 用 PHY インターフェイス (PIPE) [ 139 ]では、 MAC/PCS の機能分割と、これら 2 つのサブレイヤー間のインターフェイスが定義されています。PIPE 仕様では、 SerDes (シリアライザ/デシリアライザ) やその他のアナログ回路を含む物理メディア接続(PMA) レイヤーも識別されていますが、SerDes の実装はASICベンダーによって大きく異なるため、PIPE では PCS と PMA 間のインターフェイスは規定されていません。
電気的なレベルでは、各レーンは、合意された機能に応じて2.5、5、8、16、または32 Gbit /sで動作する2つの単方向差動ペアで構成されています。送信と受信は別々の差動ペアであり、1レーンあたり合計4本のデータワイヤがあります。
2 つの PCIe デバイス間の接続はリンクと呼ばれ、1 つ以上のレーンの集合から構成されます。すべてのデバイスは、最低限シングル レーン (×1) リンクをサポートする必要があります。デバイスは、オプションで最大 32 レーンで構成されるより広いリンクをサポートできます。[ 140 ] [ 141 ]これにより、次の 2 つの方法で非常に優れた互換性が実現されます。
どちらの場合も、PCIeは相互にサポート可能な最大レーン数をネゴシエートします。多くのグラフィックカード、マザーボード、BIOSバージョンは、同一接続上で×1、×4、×8、×16の接続をサポートすることが検証されています。
PCIeコネクタの幅は8.8 mm、高さは11.25 mmで 、長さは可変です。コネクタの固定部分は 長さ11.65 mmで、それぞれ11ピンの2列（合計22ピン）があり、もう一方の部分の長さはレーン数に応じて可変です。ピンの間隔は1 mmで、コネクタに挿入されるカードの厚さは1.6 mmです。[ 142 ] [ 143 ]
PCIe は、割り込みを含むすべての制御メッセージをデータに使用されるのと同じリンク経由で送信します。シリアル プロトコルは決してブロックされないため、レイテンシは専用の割り込みラインを持つ従来の PCI と同程度です。ピンベースの割り込みの IRQ 共有の問題と、メッセージ シグナル割り込み (MSI) が I/O APIC をバイパスして CPU に直接配信できるという事実を考慮すると、MSI のパフォーマンスは大幅に向上します。[ 144 ]
マルチレーンリンクで送信されるデータはインターリーブされており、各バイトが連続するレーンに送信されます。 PCIe 仕様では、このインターリーブをデータストライピングと呼んでいます。 ストライピングは、受信するストライプデータを同期 (またはスキュー) するためにかなりのハードウェアの複雑さを必要としますが、リンク上のn番目のバイトのレイテンシを大幅に削減できます。 レーンは厳密に同期されていませんが、ハードウェア バッファがストライプデータを再整列できるように、2.5/5/8 GT/s の場合、レーン間のスキューには20/8/6 ns の制限があります。 [ 145 ]パディング要件のため、ストライピングは必ずしもリンク上の小さなデータ パケットのレイテンシを削減するとは限りません。
他の高速データレートシリアル伝送プロトコルと同様に、クロックは信号に埋め込まれています。物理レベルでは、PCI Express 2.0 は8b/10b エンコーディング方式[ 67 ] (ラインコード) を使用して、連続する同一の数字 (0 または 1) の列の長さを制限します。このコーディングは、受信側がビットのエッジの位置を見失わないようにするために使用されました。このコーディング方式では、8 ビット (エンコードされていない) のペイロード データが 10 ビット (エンコード済み) の送信データに置き換えられ、電気帯域幅に 20% のオーバーヘッドが発生します。利用可能な帯域幅を改善するために、PCI Express バージョン 3.0 では代わりに128b/130bエンコーディング (1.54% のオーバーヘッド) を使用します。ライン エンコーディングは、データ ストリーム内の同一の数字列の連続長を制限し、クロックリカバリによって受信側が送信側と同期していることを保証します。
データストリームにおける0ビットと1ビットの望ましいバランス（ひいてはスペクトル密度）は、フィードバックトポロジーにおいて、既知の2進多項式を「スクランブラー」としてデータストリームにXOR演算することで実現されます。スクランブリング多項式は既知であるため、XOR演算を2回適用することでデータを復元できます。スクランブリングとデスクランブルの両ステップはハードウェアで実行されます。
PCIe のデュアルシンプレックスとは、各 PCIe レーンに 2 つのシンプレックス チャネルがあることを意味します。シンプレックスとは、通信が一方向のみ可能であることを意味します。2 つのシンプレックス チャネルを持つことで、双方向通信が可能になります。各チャネルには 1 つの差動ペアが使用されます。[ 146 ] [ 1 ] [ 147 ]
データリンク層は、PCIeリンクに対して3つの重要なサービスを提供します。
送信側では、データリンク層が各送信TLPに対して連番を生成します。これは各送信TLPの一意の識別タグとして機能し、送信TLPのヘッダーに挿入されます。また、32ビットの巡回冗長検査コード（この文脈ではリンクCRCまたはLCRCと呼ばれます）も各送信TLPの末尾に追加されます。
受信側では、受信したTLPのLCRCとシーケンス番号の両方がリンク層で検証されます。LCRCチェックが失敗した場合（データエラーを示す）、またはシーケンス番号が範囲外の場合（最後に受信した有効なTLPから連続していない場合）、不正なTLP、および不正なTLP以降に受信したすべてのTLPは無効とみなされ、破棄されます。受信側は、無効なTLPのシーケンス番号を含む否定応答メッセージ（NAK）を送信し、そのシーケンス番号より前のすべてのTLPの再送信を要求します。受信したTLPがLCRCチェックに合格し、正しいシーケンス番号を持っている場合、それは有効として扱われます。リンク受信側はシーケンス番号（最後に受信した有効なTLPを追跡する番号）をインクリメントし、有効なTLPを受信側のトランザクション層に転送します。リモート送信側にACKメッセージが送信され、TLPが正常に受信されたこと（ひいては、過去のシーケンス番号を持つすべてのTLPが正常に受信されたこと）が示されます。
送信側がNAKメッセージを受信した場合、またはタイムアウト期間が経過するまで確認応答（NAKまたはACK）を受信しなかった場合、送信側は確認応答（ACK）のないすべてのTLPを再送信する必要があります。デバイスまたは伝送媒体に継続的な不具合が発生しない限り、伝送プロトコルが信頼性の低い媒体上でのTLPの配信を保証するため、リンク層はトランザクション層への信頼性の高い接続を提供します。
データリンク層は、トランザクション層によって生成されたTLPの送受信に加えて、データリンク層パケット（DLLP）も生成および消費します。ACKおよびNAK信号はDLLPを介して通信され、一部の電力管理メッセージやフロー制御クレジット情報（トランザクション層に代わって）も同様にDLLPを介して通信されます。
実際には、リンク上で未確認の送信中TLPの数は、送信側のリプレイバッファのサイズ（リモートレシーバがACKするまで、送信されたすべてのTLPのコピーを保存する必要がある）と、レシーバが送信側に発行するフロー制御クレジットの2つの要因によって制限されます。PCI Expressでは、リンクがPCIConfig TLPとメッセージTLPの送信を可能にするために、すべてのレシーバが最低限のクレジットを発行する必要があります。
PCI Expressは、分割トランザクション（要求と応答が時間的に分離されたトランザクション）を実装しており、ターゲットデバイスが応答のためのデータを収集している間にも、リンク上で他のトラフィックを伝送することを可能にします。
PCI Expressはクレジットベースのフロー制御を採用しています。この方式では、デバイスはトランザクション層で受信した各バッファに対して初期クレジット量を通知します。リンクの反対側のデバイスは、このデバイスにトランザクションを送信する際に、各TLPがアカウントから消費するクレジット数をカウントします。送信デバイスは、消費クレジット数がクレジット制限を超えない場合にのみTLPを送信できます。受信デバイスがバッファからTLPの処理を完了すると、送信デバイスにクレジットの返却を通知し、送信デバイスは返却されたクレジット量分だけクレジット制限を増やします。クレジットカウンタはモジュラーカウンタであり、消費クレジットとクレジット制限の比較にはモジュラー演算が必要です。この方式の利点（待機状態やハンドシェイクベースの転送プロトコルなどの他の方式と比較して）は、クレジット制限に達しない限り、クレジット返却の遅延がパフォーマンスに影響しないことです。この前提は、各デバイスが適切なバッファサイズで設計されていれば、一般的に満たされます。
PCIe 1.x は、レーンごとに双方向で250 MB/s のデータレートをサポートするとよく言われます。この数値は、物理的な信号レート (2.5ギガボー) をエンコードオーバーヘッド (1 バイトあたり 10 ビット) で割った値です。つまり、16 レーン (×16) の PCIe カードは、理論的には双方向で 16×250 MB/s = 4 GB/s の速度を実現できることになります。これはデータバイト数で言えば正しいのですが、より意味のある計算は、トラフィックのプロファイルに依存する使用可能なデータペイロードレートに基づいています。トラフィックのプロファイルは、上位レベル (ソフトウェア) アプリケーションと中間プロトコルレベルの関数です。
他の高速データレートシリアルインターコネクトシステムと同様に、PCIe は追加の転送堅牢性 (CRC と確認応答) により、プロトコルと処理のオーバーヘッドがあります。長時間の連続単方向転送 (高性能ストレージコントローラでよく見られるものなど) は、PCIe の生 (レーン) データレートの 95% 以上に達することがあります。これらの転送は、レーン数 (×2、×4 など) の増加によって最も恩恵を受けます。しかし、より一般的なアプリケーション ( USBやEthernetコントローラなど) では、トラフィック プロファイルは、頻繁に強制される確認応答を伴う短いデータ パケットとして特徴付けられます。[ 148 ]このタイプのトラフィックは、パケット解析と強制割り込み (デバイスのホスト インターフェイスまたは PC の CPU のいずれか) によるオーバーヘッドにより、リンクの効率を低下させます。同じプリント基板に接続されたデバイス用のプロトコルであるため、長距離通信用のプロトコルと同じ伝送エラーに対する許容度は必要とせず、したがって、この効率の低下は PCIe に特有のものではありません。
ネットワークのような通信リンクの場合、生の帯域幅の一部はプロトコルのオーバーヘッドによって消費されます。[ 149 ]
例えば、PCIe 1.x レーンは、物理層に加えて 250 MB/s (シンプレックス) のデータレートを提供します。これは、2.5 GT/s のビットレートに 8b/10b ラインコードの効率を乗じたものです ( #比較表を参照)。これはペイロード帯域幅ではなく、物理層の帯域幅です。PCIe レーンは、完全な機能を実現するために追加の情報を伝送する必要があります。[ 149 ]
Gen2のオーバーヘッドは、トランザクションあたり20、24、または28バイトです。
Gen3のオーバーヘッドは、トランザクションあたり22バイト、26バイト、または30バイトです。
パケット効率は、ペイロードが128バイトの場合、ペイロード/ペイロード+ オーバーヘッドで計算され、86%となります。1024バイトの場合は98%です。レジスタ設定（4バイト）のような小さなアクセスでは、効率は16%まで低下します。とはいえ、ほとんどのPCIe構成レジスタはCPUの制御レジスタにマッピングされたDMA領域にあり、バスアクセスは不要です。
最大ペイロードサイズ（MPS）は、チェーン内のいずれかのデバイスの最小最大値に基づいて、すべてのデバイスで設定されます。あるデバイスのMPSが128バイトの場合、ツリー内のすべてのデバイスはMPSを128バイトに設定する必要があります。この場合、バスの書き込み効率は最大86%になります。[ 149 ] : 3
PCI Expressは、コンシューマー、サーバー、産業用アプリケーションにおいて、マザーボードレベルの相互接続（マザーボードに搭載された周辺機器を接続するため）、パッシブバックプレーン相互接続、および拡張ボード用の拡張カードインターフェースとして機能します。
事実上すべての現代（2012年現在）PCIeバスは、一般消費者向けノートパソコンやデスクトップパソコンからエンタープライズサーバーまで、マザーボードレベルの主要な相互接続として機能し、ホストシステムプロセッサと統合周辺機器（表面実装IC）および拡張周辺機器（拡張カード）の両方を接続します。これらのシステムの一部では、PCIeバスは、膨大な数の従来のPCI周辺機器との下位互換性を確保するために、1つ以上の従来のPCIバスと共存しています。
2013年現在PCI Expressは、新しいシステムにおけるグラフィックカードの標準インターフェースとしてAGPに取って代わりました。 2010年以降にAMD（ATI）とNvidiaが発売したグラフィックカードのほぼすべてのモデルはPCI Expressを採用しています。AMD、Nvidia、Intelは、最大4つのPCIe ×16スロットをサポートするマザーボードチップセットを発売しており、トリプルGPUやクアッドGPU構成のカードを実現しています。
理論的には、外部PCIeによってノートPCにデスクトップPC並みのグラフィック性能を与えることが可能です。ノートPCにPCIe対応のデスクトップ用ビデオカード（専用の外部筐体、電源、冷却装置付き）を接続することで実現できます。これはExpressCardまたはThunderboltインターフェースで可能です。ExpressCardインターフェースは5Gbit/s（スループット0.5GB /s）のビットレートを提供し、Thunderboltインターフェースは最大40Gbit/s（スループット5GB/s）のビットレートを提供します。
2006年、Nvidiaはプロフェッショナル市場向けの高度なグラフィックアプリケーションに使用できるQuadro Plex外部PCIe GPUファミリーを開発しました。 [ 150 ]これらのビデオカードは、ホスト側のカード用にPCI Express x8またはx16スロットを必要とし、8レーンのPCIeを伝送するVHDCIを介してPlexに接続されます。[ 151 ]
2008年、AMDはPCIe x8信号伝送と互換性のある独自のケーブルシステムに基づくATI XGPテクノロジーを発表しました。 [ 152 ]このコネクタは、富士通のAmiloおよびAcer Ferrari Oneノートブックで利用可能です。富士通はその後すぐにXGP用のAMILO GraphicBoosterエンクロージャーを発売しました。[ 153 ] 2010年頃、AcerはXGP用のDynavividグラフィックスドックを発売しました。[ 154 ]
2010年に、PCI ExpressCardスロットを介してノートパソコンやデスクトップに接続できる外付けカードハブが登場しました。これらのハブはフルサイズのグラフィックカードを受け入れることができます。例としては、MSI GUS [ 155 ] 、 Village InstrumentsのViDock [ 156 ] 、 Asus XG Station、Bplus PE4H V3.2アダプター[ 157 ] 、さらに自作デバイス[ 158 ]などがあります。ただし、このようなソリューションは、ノートパソコンで使用可能なPCIeスロットのサイズ（多くの場合、×1のみ）とバージョンによって制限されます。
Intel Thunderbolt インターフェイスにより、外部に PCIe カードを接続する新しいオプションが提供されています。 Magma は、最大 3 枚の PCIe カード (2 枚は x8、1 枚は x4) を搭載できる ExpressBox 3T をリリースしました。[ 159 ] MSI も、ビデオ カード専用の PCIe シャーシである Thunderbolt GUS II をリリースしました。[ 160 ] Sonnet の Echo Express [ 161 ]や mLogic の mLink などの他の製品は、より小型のフォームファクタの Thunderbolt PCIe シャーシです。[ 162 ]
2017年には、フルサイズのPCIe ×16インターフェースを備えたRazer Coreなど、より高機能な外部カードハブが登場しました。[ 163 ]
PCI Expressプロトコルは、メモリカードやソリッドステートドライブ（SSD）などのフラッシュメモリデバイスへのデータインターフェースとして使用できます。
XQDカードは、PCI Expressを利用したメモリーカードフォーマットで、CompactFlash Associationによって開発され、最大1GB /秒の転送速度を実現しています。[ 164 ]
高性能なエンタープライズクラスの SSD の多くは、PCI Express RAID コントローラカードとして設計されています。NVMeが標準化される前は、これらのカードの多くは独自のインターフェイスとカスタム ドライバを使用してオペレーティングシステムと通信していました。Serial ATA やSASドライブと比較すると、転送速度 (1 GB/s 以上) と IOPS (1 秒あたり 100 万 I/O 操作以上) がはるかに高くなっていました。[ 165 ] [ 166 ]例えば、2011 年に OCZ と Marvell は、最大容量 12 TB、シーケンシャル転送で最大 7.2 GB/s、ランダム転送で最大 252万 IOPSのパフォーマンスを持つ、PCI Express 3.0 ×16 スロット用のネイティブ PCI Express ソリッドステート ドライブ コントローラを共同開発しました。[ 167 ]
SATA Express は、SATA 互換ポートを介して SSD を接続するためのインターフェースであり、オプションで接続されたストレージ デバイスへの純粋な PCI Express 接続として複数の PCI Express レーンを提供します。[ 168 ] M.2は、内部に取り付けられるコンピュータ拡張カードと関連コネクタの仕様であり、最大 4 つの PCI Express レーンを使用できます。[ 169 ]
PCI Expressストレージデバイスは、下位互換性のためにAHCI論理インターフェースを実装でき、また、デバイス内部の並列処理を利用してI/O操作を大幅に高速化するためにNVM Express論理インターフェースを実装できます。エンタープライズクラスのSSDは、PCI Express上でSCSIを実装することもできます。[ 170 ]
データセンターの特定のアプリケーション（大規模コンピュータクラスタなど）では、銅線ケーブルに内在する距離制限のため、光ファイバー相互接続の使用が必要となります。通常、イーサネットやファイバーチャネルなどのネットワーク指向の標準でこれらのアプリケーションは十分ですが、ルーティング可能なプロトコルによって発生するオーバーヘッドが望ましくない場合もあり、 InfiniBand、RapidIO、NUMAlinkなどの低レベルの相互接続が必要になります。PCIeやHyperTransportなどのローカルバス標準は原理的にはこの目的で使用できますが[ 171 ] 、 2015年時点ではそのため、ソリューションはDolphin ICSやTTTech Autoなどのニッチなベンダーからのみ入手可能です。
PCIe 1.0は当初、PCI-X 2.0と競合しており、両規格は2003年に承認され、ほぼ同じ最大帯域幅（約4GB /秒）を提供していた。しかし、2005年までにPCIeが主流技術として台頭した。
高帯域幅シリアルアーキテクチャに基づくその他の通信規格には、InfiniBand、RapidIO、HyperTransport、Intel QuickPath Interconnect、Mobile Industry Processor Interface (MIPI)、およびNVLinkなどがあります。これらの規格の違いは、柔軟性と拡張性、そしてレイテンシとオーバーヘッドのトレードオフに基づいています。例えば、InfiniBandのようにシステムをホットプラグ対応にするには（PCI Expressのように）、ソフトウェアがネットワークトポロジーの変更を追跡する必要があります。
もう一つの例は、レイテンシを低減するためにパケットを短くすることです（バスがメモリインターフェースとして動作する必要がある場合など）。パケットが小さくなると、パケットヘッダーがパケット全体のより多くの部分を消費するため、実効帯域幅が低下します。この目的のために設計されたバスプロトコルの例としては、RapidIOやHyperTransportなどがあります。
PCI Expressは、デバイス間接続やルーティングされたネットワークプロトコルではなく、システム間接続（ローカルバス）として設計されているため、その中間的な位置づけにある。さらに、ソフトウェア透過性という設計目標がプロトコルに制約を与え、レイテンシをやや高めている。
PCIe 4.0の実装の遅れにより、 Gen-Zコンソーシアム、CCIXの取り組み、オープンなコヒーレントアクセラレータプロセッサインターフェース（CAPI）が2016年末までに発表された。[ 172 ]
2019年3月11日、インテルはPCI Express 5.0物理層インフラストラクチャに基づく新しい相互接続バスであるCompute Express Link （CXL）を発表しました。CXL仕様の初期推進者には、 Alibaba、Cisco、Dell EMC、Facebook、Google、HPE、Huawei、Intel、Microsoftが含まれていました。[ 173 ]
PCI-SIGインテグレーターリストには、PCI-SIGメンバー企業が製造し、コンプライアンステストに合格した製品が掲載されています。このリストには、スイッチ、ブリッジ、NIC、SSDなどが含まれます。[ 174 ]
このECNは、新しい12V-2x6コネクタのコネクタタイプエンコーディングを定義します。CEM 5.1で定義されているこのコネクタは、12VHPWRコネクタに取って代わります。
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