周辺コンポーネント相互接続

パソコン

PCI ローカルバス
マザーボード上の5 ボルト32 ビットPCI 拡張スロット3 つ(左側に PC ブラケット)
作成年	1992年6月22日; 32年前[1] ( 1992-06-22 )
作成者	インテル
優先する	ISA、EISA、MCA、VLB
代替品	グラフィックス用AGP (1997)、 PCI Express (2004)
幅（ビット単位）	32 または 64
スピード	半二重: [2] 133  MB /秒 (33 MHzで32ビット – 標準構成) 266 MB/秒 (66 MHzで32ビット) 266 MB/秒 (33 MHzで64ビット) 533 MB/秒 (66 MHzで64ビット)
スタイル	平行
ホットプラグインターフェース	オプション
Webサイト	www.pcisig.com/home

周辺機器相互接続（PCI）^[3]は、コンピュータにハードウェアデバイスを接続するためのローカルコンピュータバスであり、 PCIローカルバス規格の一部です。PCIバスはプロセッサバスにある機能をサポートしていますが、特定のプロセッサのネイティブバスに依存しない標準化されたフォーマットです。PCIバスに接続されたデバイスは、バスマスターには独自のバスに直接接続されているように見え、プロセッサのアドレス空間内のアドレスが割り当てられます。^[4]これは単一のバスクロックに同期したパラレルバスです。接続されたデバイスは、マザーボードに取り付けられた集積回路（PCI仕様ではプレーナデバイスと呼ばれます）の形をとることも、スロットに挿入される拡張カードの形をとることもできます。PCIローカルバスは、IBM PC互換機で最初に実装され、バス構成として、いくつかの低速な業界標準アーキテクチャ（ISA）スロットと1つの高速VESAローカルバス（VLB）スロットの組み合わせに取って代わりました。その後、他の種類のコンピュータにも採用されました。 PC で使用される一般的な PCI カードには、ネットワーク カード、サウンド カード、モデム、ユニバーサル シリアル バス ( USB ) やシリアルなどの追加ポート、TV チューナー カード、ハード ディスク ドライブホスト アダプターなどがあります。PCIビデオ カードは、帯域幅の需要が PCI の能力を超えるまで、ISA カードや VLB カードに取って代わりました。その後、ビデオ カードの推奨インターフェイスはPCI のスーパーセットであるAccelerated Graphics Port (AGP) になり、その後 PCI Express に取って代わられました。^[5]

市販のデスクトップコンピュータに搭載されたPCIの最初のバージョンは、32ビットバスで、33MHz バスクロックとPCI 1.0 規格では64 ビット版も提供されていましたが、 5  V信号方式を採用していました。^[6]これらには、カード内に位置決め用の切り欠きが 1 つあります。PCI 規格バージョン 2.0 では、3.3 V スロットが導入されました。これは、5 V カードが誤って挿入されるのを防ぐために、反転した物理コネクタによって物理的に区別されています。どちらの電圧でも動作できるユニバーサル カードには、2 つの切り欠きがあります。PCI 規格バージョン 2.1 では、オプションで 66 MHz 動作が導入されました。PCI のサーバー指向の派生である PCI 拡張 ( PCI -X ) は、PCI-X 1.0 では最大 133 MHz、PCI-X 2.0 では最大 533 MHz の周波数で動作しました。Mini PCIと呼ばれるラップトップ カード用の内部コネクタは、PCI 仕様バージョン 2.2 で導入されました。PCI バスは、外部ラップトップ コネクタ規格であるCardBusにも採用されました。^[7]最初のPCI仕様はIntelによって開発されましたが、その後の標準の開発はPCI Special Interest Group（PCI-SIG）の責任となりました。^[8]

PCIとPCI-Xは、シリアルでレーンベースのアーキテクチャを採用した後継のPCI Expressと技術的に区別するために、パラレルPCIまたはコンベンショナルPCI ^[9]と呼ばれることもあります。 ^{[10] [11]}デスクトップコンピュータ市場におけるPCIの全盛期は、およそ1995年から2005年でした。^[10] PCIとPCI-Xはほとんどの用途で廃止されており、2013年以降、他の多くの最新のマザーボードからはほとんど姿を消していますが、下位互換性と比較的低い製造コストのために、2020年現在でも一部の最新のデスクトップではまだ一般的です。 パラレルPCIのもう1つの一般的な最新の用途は産業用PCで、ここで使用されている多くの特殊な拡張カードは、一部のISAカードと同様に、PCI Expressに移行しませんでした。 ^{[アップデート]}

PCI の作業は、 1990年頃にIntel Architecture Labs (IAL、Architecture Development Lab とも呼ばれる)で開始されました。主に IAL のエンジニアで構成されたチームがアーキテクチャを定義し、同社のデスクトップ PC システムおよびコア ロジック製品組織のチームと連携して、概念実証用のチップセットとプラットフォーム (Saturn) を開発しました。

PCIはすぐにサーバーで使用され、サーバー拡張バスの選択肢としてマイクロチャネルアーキテクチャ（MCA）と拡張業界標準アーキテクチャ（EISA）を置き換えました。主流のPCでは、PCIはVLBを置き換えるのに時間がかかり、1994年後半の第2世代Pentium PCでようやく市場に浸透しました。1996年までには、VLBはほぼ消滅し、メーカーはIntel 80486（486）コンピューターにさえPCIを採用しました。^[12] EISAは2000年までPCIと並行して使用され続けました。Apple Computerは、 1995年半ばにプロフェッショナル向けPower Macintoshコンピューター（NuBusを置き換え）に、1996年半ばにコンシューマー向けPerforma製品ライン（LC Processor Direct Slot（PDS）を置き換え）にPCIを採用しました。

サーバー市場以外では、プレーンPCIの64ビットバージョンは実際にはまれであったが^[13] 、たとえばすべての（iMac以降の）G3およびG4 Power Macintoshコンピューターで使用されていた。^[14]

PCI のその後の改訂版では、66  MHz 3.3  V標準や 133 MHz PCI-Xなどの新機能やパフォーマンスの向上、および PCI 信号の他のフォーム ファクタへの適応が追加されました。PCI-X 1.0b と PCI-X 2.0 はどちらも一部の PCI 標準と下位互換性があります。これらの改訂版はサーバ ハードウェアで使用されましたが、コンシューマ PC ハードウェアはほぼすべて 32 ビット、33 M​​Hz、5 ボルトのままでした。

PCI-SIG は 2004年頃にシリアルPCI Expressを導入しました。それ以来、マザーボード メーカーは新しい標準を採用し、PCI スロットを徐々に減らしてきました。2013 年後半の時点で、多くの新しいマザーボードには PCI スロットがまったく搭載されていません。^{[引用が必要]}

PCI は、 x86プロセッサ ファミリ用に、それぞれ64 ビットと32 ビットのメモリアドレス空間とメモリ マップ I/Oポート アドレス空間を別々に提供します。これらのアドレス空間のアドレスは、ソフトウェアによって割り当てられます。固定アドレス指定方式を使用する 3 番目のアドレス空間はPCI 構成空間と呼ばれ、ソフトウェアが各デバイスに必要なメモリと I/O アドレス空間の量を決定できます。各デバイスは、構成空間レジスタを介して最大 6 つのメモリ空間または入出力(I/O) ポート空間を要求できます。

一般的なシステムでは、ファームウェア(またはオペレーティング システム) は起動時に ( PCI 構成スペース経由で) すべての PCI バスを照会し、存在するデバイスと各デバイスに必要なシステム リソース (メモリ スペース、I/O スペース、割り込みラインなど) を調べます。次に、リソースを割り当て、各デバイスに割り当て内容を通知します。

PCI 構成スペースには、少量のデバイス タイプ情報も含まれており、オペレーティング システムがデバイス ドライバーを選択したり、少なくともシステム構成についてユーザーと対話したりするのに役立ちます。

デバイスには、 x86 またはPA-RISCプロセッサの実行可能コード、Open Firmwareドライバ、またはオプション ROMを含むオンボードの読み取り専用メモリ(ROM) が搭載されている場合があります。これらは通常、デバイス ドライバがオペレーティング システムによってロードされる前のシステム起動時に使用されるデバイスに必要です。

さらに、PCI バス マスタリングデバイスが PCI バスを公平に共有するためのメカニズムであるPCI レイテンシ タイマーがあります。この場合の「公平」とは、デバイスが利用可能な PCI バス帯域幅の大部分を使用しないため、他のデバイスが必要な作業を実行できないということがないことを意味します。これは PCI Express には適用されないことに注意してください。

この仕組みは、バスマスターモードで動作できる各 PCI デバイスが、デバイスが PCI バスを保持できる時間を制限するタイマー (レイテンシ タイマーと呼ばれる) を実装する必要があるというものです。タイマーはデバイスがバスの所有権を獲得したときに開始され、PCI クロックの速度でカウントダウンします。カウンターがゼロに達すると、デバイスはバスを解放する必要があります。バスの所有権を待機しているデバイスが他にない場合は、単にバスを再び取得してデータを転送することができます。^[17]

デバイスは、割り込み要求(IRQ) ラインを共有できるようにプロトコルに従う必要があります。PCI バスには、INTA# から INTD# までの 4 つの割り込みラインがあり、これらはすべて各デバイスで使用できます。APIC対応の x86 システムでは、最大 8 つの PCI デバイスが同じ IRQ ライン (INTINA# から INTINH#) を共有します。割り込みラインは、他の PCI バス ラインのように並列には配線されません。割り込みラインの位置はスロット間で回転するため、1 つのデバイスに INTA# ラインとして表示されるものは、次のデバイスには INTB# となり、さらにその次のデバイスには INTC# となります。単一機能デバイスは通常、割り込み信号に INTA# を使用するため、デバイスの負荷は 4 つの使用可能な割り込みラインにほぼ均等に分散されます。これにより、割り込みの共有に関する一般的な問題が軽減されます。

PCI ホスト ブリッジを介した PCI 割り込みラインのシステム割り込みラインへのマッピングは、実装に依存します。プラットフォーム固有のファームウェアまたはオペレーティング システム コードはこれを認識し、各デバイスの構成スペースの「割り込みライン」フィールドを設定して、どの IRQ に接続されているかを示します。

PCI 割り込みラインはレベル トリガーです。これは、共有割り込みラインを処理するときに利点を得るため、および堅牢性のためにエッジ トリガーよりも選択されました。エッジ トリガー割り込みは見逃されやすいからです。

PCI 仕様のその後の改訂では、メッセージ シグナル割り込みのサポートが追加されました。このシステムでは、デバイスは専用ラインをアサートするのではなく、メモリ書き込みを実行することによってサービスが必要であることを通知します。これにより、割り込みラインの不足の問題が軽減されます。割り込みベクターが共有されている場合でも、レベル トリガー割り込みの共有の問題は発生しません。また、メモリ書き込みがデバイスとホスト間で予期せず変更されることがないため、ルーティングの問題も解決されます。最後に、メッセージシグナルは帯域内であるため、ポスト書き込みや帯域外割り込みラインで発生する可能性のある同期の問題もいくつか解決されます。

PCI Express には物理的な割り込みラインがまったくありません。メッセージ信号による割り込みのみを使用します。

これらの仕様は、通常の PC で使用される最も一般的なバージョンの PCI を表しています。

• 同期転送を備えた33.33 MHzクロック
• 32 ビット バス幅の場合のピーク転送速度は 133  MB /s (133メガバイト/秒) (33.33 MHz × 32 ビット ÷ 8 ビット/バイト = 133 MB/s)
• 32ビットバス幅
• 32 ビットまたは 64 ビットのメモリ アドレス空間 (4  GiBまたは 16  EiB )
• 32ビットI/Oポートスペース
• 256バイト（デバイスあたり）の設定スペース
• 5ボルト信号
• 反射波スイッチング

PCI 仕様では、3.3 V 信号、64 ビットバス幅、66 MHz クロックのオプションも提供されていますが、これらはサーバー マザーボードの PCI-X サポート以外では一般的に使用されません。

PCI バス アービタは、PCI バス上の複数のマスター間でバス アービトレーションを実行します。PCI バスには、バス マスターとバス要求を任意の数だけ配置できます。各バス マスターには、要求信号と許可信号のペアが 1 つずつ割り当てられます。

一般的な PCI カードには、信号電圧に応じて 1 つまたは 2 つのキー ノッチがあります。3.3 ボルトを必要とするカードには、カードのバックプレートから 56.21 mm の位置にノッチがあります。5 ボルトを必要とするカードには、バックプレートから 104.41 mm の位置にノッチがあります。これにより、カードは、サポートする電圧のスロットにのみ装着できます。どちらの電圧でも使用できる「ユニバーサル カード」には、両方のキー ノッチがあります。

PCI コネクタは、エッジ コネクタの各面に 62 個の接点を持つように定義されていますが、そのうち 2 個または 4 個はキー ノッチに置き換えられているため、カードの各面には 60 個または 58 個の接点があります。サイド A は「はんだ面」、サイド B は「コンポーネント面」を指します。カードをコネクタを下に向けて持つと、サイド A のビューではバックプレートが右側にあり、サイド B のビューではバックプレートが左側にあります。マザーボード コネクタを見下ろした B 側と A 側のピン配置は次のとおりです (ピン A1 と B1 がバックプレートに最も近い)。^{[16] [18] [19]}

64 ビット PCI では、各側に 32 個の追加コンタクトが追加され、AD[63:32]、C/BE[7:4]#、PAR64 パリティ信号、および多数の電源ピンとグランド ピンが提供されます。

ほとんどのラインは各スロットに並列に接続されています。例外は次のとおりです。

• 各スロットには、マザーボード アービターへの独自の REQ# 出力と、マザーボード アービターからの GNT# 入力があります。
• 各スロットには独自の IDSEL ラインがあり、通常は特定の AD ラインに接続されます。
• TDO は次のスロットの TDI にデイジーチェーン接続されます。JTAG サポートのないカードは、チェーンを切断しないように TDI を TDO に接続する必要があります。
• 各スロットの PRSNT1# と PRSNT2# には、マザーボード上に独自のプルアップ抵抗があります。マザーボードは、これらのピンを検知して、PCI カードの存在とその電源要件を判断する場合があります (ただし、必ずしもそうする必要はありません)。
• REQ64# と ACK64# は、32 ビット専用スロットで個別にプルアップされます。
• 割り込みピン INTA# から INTD# は、すべてのスロットに異なる順序で接続されます。(1 つのスロットの INTA# は、次のスロットでは INTB# であり、さらにその次のスロットでは INTC# です。)

注:

• IOPWR は、バックプレーンに応じて +3.3 V または +5 V です。スロットには、対応するキー ノッチのないカードの挿入を防ぐための隆起が 2 か所のいずれかに付いており、その電圧規格がサポートされていることを示します。ユニバーサル カードには両方のキー ノッチがあり、IOPWR を使用して I/O 信号レベルを決定します。
• PCI SIGは3.3V PCIシグナリングを強く推奨しており^[16] 、標準リビジョン2.3以降ではそのサポートを義務付けていますが^[18]、ほとんどのPCマザーボードは5V版を使用しています。そのため、現在入手可能な多くのPCIカードは両方をサポートしており、そのことを示す2つのキーノッチが付いていますが、市場には依然として5Vのみのカードが多数存在しています。
• M66EN ピンは、ほとんどの PC マザーボードに搭載されている 5 V PCI バスの追加のグランドです。66 MHz 動作をサポートしていないカードとマザーボードも、このピンをグランドに接続します。すべてのデバイスが 66 MHz 動作をサポートしている場合、マザーボードのプルアップ抵抗によってこの信号がハイになり、66 MHz 動作が有効になります。ピンは、ACシールド機能を維持するために、各カードのカップリング コンデンサを介してグランドに接続されています。
• PCIXCAP ピンは、PCI バスおよびカード上の追加のグランドです。すべてのカードとマザーボードが PCI -Xプロトコルをサポートしている場合、マザーボード上のプルアップ抵抗によってこの信号がハイになり、PCI-X 操作が有効になります。このピンは、AC シールド機能を維持するために、各カード上のカップリング コンデンサを介してグランドに接続されています。
• PRSNT1# と PRSNT2# の少なくとも 1 つはカードによって接地される必要があります。選択された組み合わせは、カードの合計電力要件 (25 W、15 W、または 7.5 W) を示します。
• SBO# と SDONE は、キャッシュ コントローラから現在のターゲットへの信号です。これらはイニシエーター出力ではありませんが、ターゲット入力であるため、そのように色分けされています。
• PME# ( 19 A ) – PCIバージョン2.2以降でサポートされている電源管理イベント（オプション） 。3.3 V、オープンドレイン、アクティブロー信号です。^{[20] PCIカードはこの信号を使用して、PCIソケット経由で直接PMEを送受信できるため、特別な}Wake-on-LANケーブル は不要になります。^[21]

ほとんどの 32 ビット PCI カードは 64 ビット PCI-X スロットで正常に機能しますが、バス クロック レートは最も遅いカードのクロック周波数に制限されます。これは、PCI の共有バス トポロジの固有の制限です。たとえば、PCI 2.3、66 MHz 周辺機器を 133 MHz 対応の PCI-X バスにインストールすると、バス バックプレーン全体が 66 MHz に制限されます。この制限を回避するために、多くのマザーボードには 2 つ以上の PCI/PCI-X バスがあり、1 つのバスは高速 PCI-X 周辺機器用、もう 1 つのバスは汎用周辺機器用になっています。

多くの64ビットPCI-Xカードは、より短い32ビットコネクタに挿入すると、パフォーマンスが多少低下しますが、32ビットモードで動作するように設計されています。^{[22] [23]}この例としては、Adaptec 29160 64ビットSCSIインターフェイスカードがあります。^[24]ただし、一部の64ビットPCI-Xカードは、標準の32ビットPCIスロットでは動作しません。^{[25] [信頼できない情報源? ]}

64 ビット PCI-X カードを 32 ビット スロットに取り付けると、カード エッジ コネクタの 64 ビット部分が接続されずに突き出たままになります。このため、マザーボード コンポーネントがカード エッジ コネクタの突き出た部分を機械的に妨害するような位置に配置されていないことが必要です。

PCI ブラケットの高さ:

• 標準: 120.02 mm; ^[26]
• ロープロファイル：79.20 mm。^[27]

PCIカードの長さ（標準ブラケット＆3.3V）: ^[28]

• ショートカード：169.52 mm;
• ロングカード：313.78 mm。

PCIカードの長さ（ロープロファイルブラケット＆3.3V）: ^[29]

• MD1: 121.79 mm;
• MD2: 169.52 mm;
• MD3: 243.18mm。

• 
  フルハイトブラケット
• 
  フルハイトブラケットを備えたロープロファイルカード

Mini PCI は、ラップトップや一部のルーターで使用するために PCI バージョン 2.2 に追加されました。 ^[要出典] 32 ビット、33 M​​Hz バスを使用し、電源接続 (3.3 V のみ、5 V は 100 mA に制限) とバス マスタリングおよびDMAをサポートします。Mini PCI カードの標準サイズは、フルサイズのカードの約 4 分の 1 です。コネクタ付きのブラケットを備えたデスクトップ PCI カードとは異なり、ケースの外側からカードにアクセスすることはできません。これにより、Mini PCI カードが実行できる機能の種類が制限されます。

Wi-Fi、ファストイーサネット、Bluetooth、モデム（多くの場合Winmodems）、サウンドカード、暗号化アクセラレータ、SCSI、IDE - ATA、SATAコントローラ、コンビネーションカードなど、多くのMini PCIデバイスが開発されました。Mini PCIカードは、Mini PCI-PCIコンバータを使用して、通常のPCI搭載ハードウェアで使用できます。Mini PCIは、はるかに狭いPCI Express Miniカードに置き換えられました。

Mini PCI カードの最大消費電力は 2 W であるため、このフォーム ファクタで実装できる機能が制限されます。また、電源管理の目的で PCI クロックを開始および停止するために使用される CLKRUN# PCI 信号をサポートする必要もあります。

カードフォーム ファクタには、タイプ I、タイプ II、タイプ III の3 つがあります。各タイプに使用されるカード コネクタは次のとおりです。タイプ I と II は 100 ピン スタッキング コネクタを使用し、タイプ III は 124 ピン エッジ コネクタを使用します。つまり、タイプ I と II のコネクタは、SO -DIMMのようにコネクタがカードのエッジにあるタイプ III のコネクタとは異なります。追加の 24 ピンは、 I/Oをシステム コネクタ (オーディオ、AC リンク、LAN 、電話回線インターフェイス) 経由で戻すために必要な追加信号を提供します。タイプ II カードには、RJ11 および RJ45 に取り付けられたコネクタがあります。これらのカードは、RJ11 ポートと RJ45 ポートを外部アクセス用に取り付けることができるように、コンピュータまたはドッキング ステーションのエッジに配置する必要があります。

Mini PCIは144ピンMicro PCIとは異なります。^[30]

PCI バス トラフィックは、一連の PCI バス トランザクションで構成されます。各トランザクションは、アドレス フェーズと、それに続く 1 つ以上のデータフェーズで構成されます。データ フェーズの方向は、イニシエータからターゲット (書き込みトランザクション) またはその逆 (読み取りトランザクション) ですが、すべてのデータ フェーズは同じ方向である必要があります。どちらの側も、いつでもデータ フェーズを一時停止または停止できます。(一般的な例としては、バースト トランザクションをサポートせず、常に最初のデータ フェーズの後にトランザクションを停止する低パフォーマンスの PCI デバイスがあります。)

どの PCI デバイスでもトランザクションを開始できます。まず、マザーボード上の PCI バス アービターに許可を要求する必要があります。アービターは、要求元のデバイスの 1 つに許可を与えます。イニシエーターは、32 ビットのアドレスと4 ビットのコマンド コードをブロードキャストしてアドレス フェーズを開始し、ターゲットが応答するのを待ちます。他のすべてのデバイスはこのアドレスを調べ、数サイクル後にそのうちの 1 つが応答します。

64 ビット アドレス指定は、2 段階のアドレス フェーズを使用して行われます。イニシエーターは、特別な「デュアル アドレス サイクル」コマンド コードを伴って、下位 32 アドレス ビットをブロードキャストします。64 ビット アドレス指定をサポートしていないデバイスは、そのコマンド コードに応答できません。次のサイクルでは、イニシエーターは上位 32 アドレス ビットと実際のコマンド コードを送信します。トランザクションは、その時点から同じように動作します。32 ビット PCI デバイスとの互換性を確保するために、必要がない場合、つまり上位アドレス ビットがすべてゼロである場合は、デュアル アドレス サイクルを使用することは禁止されています。

PCI バスはデータ フェーズごとに 32 ビットを転送しますが、イニシエーターは、どの8 ビットバイトが重要と見なされるかを示す 4 つのアクティブ ロー バイト イネーブル信号を送信します。特に、書き込みは、ターゲット PCI デバイス内の有効なバイトにのみ影響する必要があります。メモリ読み取りではあまり重要ではありませんが、I/O 読み取りでは副作用が生じる可能性があります。PCI 標準では、バイトが有効になっていないデータ フェーズが明示的に許可されており、これは no-op として動作する必要があります。

PCI には、メモリ、I/O アドレス、構成の 3 つのアドレス空間があります。

メモリ アドレスのサイズは 32 ビット (オプションで 64 ビット) で、キャッシュをサポートし、バースト トランザクションが可能です。

I/O アドレスは、Intel x86 アーキテクチャの I/O ポート アドレス空間との互換性を保つためのものです。PCI バス仕様では、任意のアドレス空間でのバースト トランザクションが許可されていますが、ほとんどのデバイスではメモリ アドレスに対してのみバースト トランザクションがサポートされており、I/O に対してはサポートされていません。

最後に、PCI 構成スペースは、 PCI デバイスごとに 256 バイトの特別な構成レジスタへのアクセスを提供します。各 PCI スロットには、独自の構成スペース アドレス範囲が割り当てられます。レジスタは、トランザクション イニシエーターから応答するデバイスのメモリと I/O アドレス範囲を構成するために使用されます。コンピューターの電源を初めてオンにすると、すべての PCI デバイスは構成スペース アクセスにのみ応答します。コンピューターの BIOS はデバイスをスキャンし、メモリと I/O アドレス範囲を割り当てます。

アドレスがどのデバイスからも要求されない場合、トランザクション イニシエーターのアドレス フェーズはタイムアウトし、イニシエーターは操作を中止します。読み取りの場合、読み取りデータ値 (0xFFFFFFFF) にすべて 1 を指定するのが通例です。したがって、PCI デバイスは一般に、重要なステータス レジスタですべて 1 の値を使用しないようにし、このようなエラーをソフトウェアで簡単に検出できるようにします。

4 ビットのコマンド コードは 16 種類あり、そのうち 12 種類が割り当てられています。固有のデュアル アドレス サイクルを除き、コマンド コードの最下位ビットは、後続のデータ フェーズが読み取り (ターゲットからイニシエーターに送信されるデータ) か書き込み (イニシエーターからターゲットに送信されるデータ) かを示します。PCI ターゲットは、コマンド コードとアドレスの両方を調べ、サポートされていないコマンド コードを指定するアドレス フェーズには応答しないようにする必要があります。

キャッシュ ラインを参照するコマンドは、PCI 構成スペースのキャッシュ ライン サイズ レジスタが適切に設定されているかどうかに依存します。これが完了するまで、これらのコマンドは使用できません。

0000: 割り込み確認

これは、割り込みコントローラに暗黙的にアドレス指定され、割り込みベクターを返す特殊な形式の読み取りサイクルです。32 ビットのアドレス フィールドは無視されます。1 つの可能な実装は、PCI/ISA バス ブリッジを使用して ISA バスで割り込み確認サイクルを生成することです。このコマンドはIBM PC との互換性のためです。PCIバスにIntel 8259スタイルの割り込みコントローラがない場合、このサイクルを使用する必要はありません。

0001: スペシャルサイクル

このサイクルは、PCI カードが関心を持つ可能性のあるシステム イベントの特別なブロードキャスト書き込みです。特別なサイクルのアドレス フィールドは無視されますが、ペイロード メッセージを含むデータ フェーズが続きます。現在定義されているメッセージは、プロセッサが何らかの理由で停止していることを通知します (たとえば、電力を節約するため)。このサイクルに応答するデバイスはありません。少なくとも 4 サイクルの間バス上にデータを残した後、常にマスター アボートで終了します。

0010: I/O読み取り

これは I/O 空間からの読み取りを実行します。読み取りアドレスの 32 ビットすべてが提供されるため、デバイスは (互換性の理由から) 4 バイト未満の I/O レジスタを実装できます。バイトが PCI デバイスでサポートされているアドレス範囲外の要求データを有効にする場合 (たとえば、2 バイトの I/O アドレス空間のみをサポートするデバイスからの 4 バイトの読み取り)、ターゲットの中止で終了する必要があります。線形 (単純な増分) バースト順序を使用して、複数のデータ サイクルが許可されます。

PCI 標準では、新しいデバイスでの I/O スペースの使用は推奨されておらず、可能な限りメイン メモリ マッピングを通じて行うことが推奨されています。

0011: I/O書き込み

これは I/O スペースへの書き込みを実行します。

010 x : 予約済み

PCI デバイスは、これらのコマンド コードを使用してアドレス サイクルに応答してはなりません。

0110: メモリ読み取り

これはメモリ空間からの読み取りサイクルを実行します。PCI デバイスが実装できる最小のメモリ空間は 16 バイトであるため、^{[18] [16] : §6.5.2.1}アドレスの最下位 2 ビットはアドレス フェーズでは必要ありません。同等の情報は、データ フェーズでバイト選択信号の形式で到着します。代わりに、これらはバースト データが返される順序を指定します。^{[18] [16] : §3.2.2.2} デバイスが要求された順序をサポートしていない場合、最初のワードを提供してから切断する必要があります。

メモリ空間が「プリフェッチ可能」としてマークされている場合、ターゲット デバイスはメモリ読み取り時のバイト選択信号を無視し、常に 32 個の有効なビットを返す必要があります。

0111: メモリ書き込み

これはメモリ読み取りと同様に動作します。選択されていないバイトはメモリに書き込まれないため、書き込みではバイト選択信号がより重要になります。

一般的に、PCI 書き込みは PCI 読み取りよりも高速です。これは、デバイスが受信した書き込みデータをバッファリングし、バスをより速く解放できるためです。読み取りの場合、データがフェッチされるまでデータ フェーズを遅延する必要があります。

100 x : 予約済み

PCI デバイスは、これらのコマンド コードを使用してアドレス サイクルに応答してはなりません。

1010: 構成の読み取り

これは I/O 読み取りに似ていますが、PCI 構成スペースから読み取ります。デバイスは、アドレスの下位 11 ビットが実装する機能とレジスタを指定し、特殊な IDSEL 信号がアサートされている場合にのみ応答する必要があります。上位 21 ビットは無視する必要があります。PCI 構成スペースでは、バースト読み取り (線形増分を使用) が許可されます。

I/O空間とは異なり、標準PCI構成レジスタは、読み取りによってデバイスの状態が乱されることがないように定義されています。デバイスが標準の64バイトを超える構成空間レジスタを持ち、読み取りの副作用が発生する可能性はありますが、これはまれです。^[31]

コンフィギュレーション スペース アクセスでは、IDSEL ラインを安定させるために数サイクルの遅延が発生することが多く、他のアクセス形式よりも遅くなります。また、コンフィギュレーション スペース アクセスでは、単一のマシン命令ではなく、複数ステップの操作が必要になります。したがって、PCI デバイスの通常の操作中は、コンフィギュレーション スペース アクセスを避けるのが最善です。

1011: 構成の書き込み

これは構成の読み取りと同様に動作します。

1100: メモリ読み取り複数

このコマンドは、汎用メモリ読み取りと同じですが、長い読み取りバーストが現在のキャッシュ ラインの終わりを超えて継続し、ターゲットが内部的に大量のデータをプリフェッチする必要があるというヒントが含まれています。ターゲットは、常にこれを汎用メモリ読み取りの同義語と見なすことができます。

1101: デュアルアドレスサイクル

32 ビットを超える表現を必要とするメモリ アドレスにアクセスする場合、アドレス フェーズはこのコマンドとアドレスの下位 32 ビットで始まり、実際のコマンドとアドレスの上位 32 ビットの 2 番目のサイクルが続きます。64 ビット アドレス指定をサポートしていない PCI ターゲットは、これを別の予約済みコマンド コードとして扱い、応答しない場合があります。このコマンド コードは、ゼロ以外の上位アドレス ワードでのみ使用できます。必要がない場合は、このサイクルを使用することは禁止されています。

1110: メモリ読み取りライン

このコマンドは汎用メモリ読み取りと同じですが、読み取りがキャッシュ ラインの最後まで続行されるというヒントが含まれています。ターゲットは、常にこれを汎用メモリ読み取りの同義語と見なすことができます。

1111: メモリの書き込みと無効化

このコマンドは、一般的なメモリ書き込みと同じですが、すべてのバイト選択が有効になっている状態で、1 つ以上のキャッシュ ライン全体が書き込まれることが保証されています。これは、バスをスヌーピングするライトバック キャッシュの最適化です。通常、ダーティ データを保持しているライトバック キャッシュは、まず自身のダーティ データを書き込むのに十分な時間、書き込み操作を中断する必要があります。このコマンドを使用して書き込みを実行すると、書き戻されるデータは無関係であることが保証され、ライトバック キャッシュで単純に無効化される可能性があります。

この最適化はスヌーピング キャッシュにのみ影響し、ターゲットには影響しません。ターゲットはこれをメモリ書き込みコマンドの同義語として扱う場合があります。

PCI仕様が公布されて間もなく、一部のデバイスによる長いトランザクションが、遅い確認応答、長いデータバースト、またはその組み合わせにより、他のデバイスでバッファアンダーランまたはオーバーランを引き起こす可能性があることが判明しました。リビジョン2.0での各フェーズのタイミングに関する推奨事項は、リビジョン2.1で必須になりました。^{[32] : 3}

• ターゲットは、トランザクションの開始から 16 サイクル以内に初期データ フェーズ (TRDY# および/または STOP# のアサート) を完了できる必要があります。
• イニシエーターは、各データ フェーズ (IRDY# のアサート) を 8 サイクル以内に完了する必要があります。

さらに、リビジョン 2.1 以降、2 つ以上のデータ フェーズをバーストできるすべてのイニシエーターは、プログラム可能なレイテンシ タイマーを実装する必要があります。タイマーは、トランザクションの開始 (イニシエーターが FRAME# をアサート) 時にクロック サイクルのカウントを開始します。タイマーが期限切れになり、アービターが GNT# を削除した場合、イニシエーターは次の正当な機会にトランザクションを終了する必要があります。これは通常、次のデータ フェーズですが、メモリ書き込みおよび無効化トランザクションはキャッシュ ラインの最後まで続行する必要があります。

これらのタイミング制限を満たすことができないデバイスは、ポスト書き込み (メモリ書き込み用) と遅延トランザクション (その他の書き込みとすべての読み取り用) の組み合わせを使用する必要があります。遅延トランザクションでは、ターゲットはトランザクション (書き込みデータを含む) を内部的に記録し、最初のデータ フェーズを中止します (TRDY# ではなく STOP# をアサートします)。イニシエーターは、後でまったく同じトランザクションを再試行する必要があります。その間、ターゲットは内部的にトランザクションを実行し、再試行されたトランザクションを待機します。再試行されたトランザクションが検出されると、バッファリングされた結果が配信されます。

デバイスは、1 つの遅延トランザクションを完了している間に、他のトランザクションのターゲットになる場合があります。デバイスは、トランザクション タイプ、アドレス、バイト選択、および (書き込みの場合) データ値を記憶し、正しいトランザクションのみを完了する必要があります。

ターゲットが内部的に記録できる遅延トランザクションの数に制限がある場合 (単純なターゲットでは制限が 1 に設定されている場合があります)、それらのトランザクションは記録されずに強制的に再試行されます。これらのトランザクションは、現在の遅延トランザクションが完了したときに処理されます。2 つのイニシエーターが同じトランザクションを試行する場合、一方によって開始された遅延トランザクションの結果が他方に配信されることがあります。これは無害です。

再試行がバッファリングされた結果の配信に成功した場合、バスがリセットされた場合、または再試行がないまま 2 ¹⁵ =32768 クロック サイクル (約 1 ミリ秒) が経過した場合、ターゲットは遅延トランザクションを放棄します。後者は通常の動作では決して発生しませんが、 1 つのイニシエーターがリセットされたり誤動作したりした場合にバス全体の デッドロックを防止します。

PCI 規格では、複数の独立した PCI バスをバス ブリッジで接続して、必要に応じて 1 つのバスの操作を別のバスに転送することができます。PCI ではバス ブリッジをあまり使用しませんが、PCI Expressシステムでは、通常PCI Express ルート ポートと呼ばれる PCI から PCI へのブリッジを多数使用します。各 PCI Express スロットは、ブリッジによって他のスロットに接続された個別のバスのように見えます。PCI ホスト ブリッジ (通常、 x86 プラットフォームではノースブリッジ) は、CPU、メイン メモリ、PCI バスを相互接続します。^[33]

一般的に、バス ブリッジが一方のバス上のトランザクションを他方のバスに転送する必要があると認識した場合、元のトランザクションは転送されたトランザクションが完了するまで待たなければならず、その結果は準備できません。メモリ書き込みの場合、注目すべき例外が 1 つ発生します。この場合、ブリッジは書き込みデータを内部的に記録し (空き容量がある場合)、転送された書き込みが完了する前に書き込みの完了を通知します。または、書き込みが開始される前に通知します。このような「送信されたがまだ到着していない」書き込みは、郵便メッセージに例えて「ポスト書き込み」と呼ばれます。パフォーマンス向上の大きなチャンスを提供しますが、何が許容されるかに関するルールはやや複雑です。^[34]

PCI 規格では、特定の状況下でバス ブリッジが複数のバス トランザクションを 1 つの大きなトランザクションに変換できます。これにより、PCI バスの効率が向上します。

連続するアドレスへの書き込みトランザクションは、バースト内のアクセス順序が元の書き込み順序と同じである限り、より長いバースト書き込みに組み合わせることができます。書き込みがほぼ連続している場合は、すべてのバイト イネーブルをオフにして追加のデータ フェーズを挿入できます。

同じワードの分離した部分への複数の書き込みは、複数のバイト イネーブルがアサートされた単一の書き込みにマージされる場合があります。この場合、特定の順序でバス ブリッジに提示された書き込みは、転送時に同時に発生するようにマージされます。

同じバイトへの複数の書き込みは、たとえば 2 番目の書き込みのみを実行し、上書きされた最初の書き込みをスキップするなど、組み合わせることはできません。これは、PCI 仕様では書き込みによる副作用が許可されているためです。

PCIバスのトランザクションは、5つの主な制御信号によって制御されます。そのうち2つはトランザクションのイニシエーターによって駆動され (FRAME# と IRDY#)、3つはターゲットによって駆動されます (DEVSEL#、TRDY#、およびSTOP#)。トランザクションを開始する許可を得るために使用される2つの追加の調停信号 (REQ# と GNT#) があります。^[6]すべてアクティブロー、つまりアクティブまたはアサートされた状態は低電圧です。マザーボード上のプルアップ抵抗は、どのデバイスによっても駆動されていない場合はハイ (非アクティブまたはデアサート) のままになることを保証しますが、PCIバスは信号レベルを変更するために抵抗に依存しません。すべてのデバイスは、信号の駆動を停止する前に1サイクルの間信号をハイに駆動します。

すべての PCI バス信号は、クロックの立ち上がりエッジでサンプリングされます。信号は通常、クロックの立ち下がりエッジで変化するため、各 PCI デバイスには、立ち上がりエッジで観測した信号にどのように応答するかを決定するために約半分のクロック サイクルが与えられ、その応答を他のデバイスに送信するために約半分のクロック サイクルが与えられます。

PCI バスでは、PCI バス信号を駆動するデバイスが変化するたびに、1 つのデバイスが信号の駆動を停止してから他のデバイスが駆動を開始するまでの間に 1 ターンアラウンド サイクルが経過する必要があります。このサイクルが経過しないと、両方のデバイスが信号を駆動している期間が発生し、バスの動作に支障をきたす可能性があります。

このターンアラウンド サイクルと、制御ラインを 1 サイクルの間ハイにしてから駆動を停止するという要件の組み合わせは、所有者を変更するときに各メイン制御ラインが少なくとも 2 サイクルの間ハイにならなければならないことを意味します。PCI バス プロトコルは、これがほとんど制限にならないように設計されています。いくつかの特殊なケース (特に高速の連続トランザクション) でのみ、この要件を満たすために追加の遅延を挿入する必要があります。

バス マスターとして動作可能な PCI バス上のデバイスは、他のデバイスとのトランザクションを開始できます。一度に 1 つのトランザクションのみが開始されるようにするには、各マスターはまず、マザーボードにあるアービターからのバス許可信号 (GNT#) を待機する必要があります。各デバイスにはバスを要求する個別の要求ライン REQ# がありますが、アービターは、現在要求がない場合、バス許可信号を任意のデバイスに「保留」することができます。

アービターはいつでも GNT# を削除できます。GNT# を失ったデバイスは現在のトランザクションを完了できますが、開始前のサイクルで GNT# がアサートされたことを確認しない限り、(FRAME# をアサートすることによって) トランザクションを開始することはできません。

アービターは、他のマスターのトランザクション中も含め、いつでも GNT# を提供することができます。トランザクション中は、FRAME# または IRDY# のいずれか、あるいは両方がアサートされます。両方がデアサートされると、バスはアイドル状態になります。デバイスは、GNT# がアサートされ、バスがアイドル状態のときはいつでもトランザクションを開始できます。

PCI バス トランザクションは、アドレス フェーズで始まります。イニシエーター (通常はチップセット) は、GNT# がありバスがアイドル状態であることを確認し、ターゲット アドレスを AD[31:0] ラインに、関連するコマンド (メモリ読み取り、I/O 書き込みなど) を C/BE[3:0]# ラインに送り、FRAME# をローにします。

他の各デバイスは、アドレスとコマンドを調べ、DEVSEL# をアサートしてターゲットとして応答するかどうかを決定します。デバイスは、3 サイクル以内に DEVSEL# をアサートして応答する必要があります。1 サイクルまたは 2 サイクル以内に応答することを約束するデバイスは、それぞれ「高速 DEVSEL」または「中程度の DEVSEL」を持つと言われています。(実際には、応答時間は 2.5 サイクルです。これは、PCI デバイスがすべての信号を半サイクル早く送信して、3 サイクル後に受信できるようにする必要があるためです。)

デバイスは最初のサイクルでアドレスをラッチする必要があります。イニシエーターは、DEVSEL# 応答を受信する前であっても、次のサイクルでバスからアドレスとコマンドを削除する必要があります。追加の時間は、アドレスとコマンドがキャプチャされた後にそれらを解釈するためにのみ使用できます。

アドレス フェーズの 5 サイクル目 (または、他のすべてのデバイスの DEVSEL が中程度またはより高速な場合はそれより早い) では、一部のアドレス範囲に対して包括的な「減算デコード」が許可されます。これは、ISA バスブリッジによって、その範囲内のアドレス (メモリの場合は 24 ビット、I/O の場合は 16 ビット) に対して一般的に使用されます。

6 サイクル目に応答がない場合、イニシエーターは FRAME# をデアサートしてトランザクションを中止することができます。これはマスター中止終了と呼ばれ、この場合、PCI バス ブリッジはオール 1 のデータ (0xFFFFFFFF) を返すのが通例です。したがって、PCI デバイスは一般に、重要なステータス レジスタでオール 1 の値を使用しないように設計されているため、このようなエラーはソフトウェアによって簡単に検出できます。

注:

• GNT# サイクル開始後は無関係
• アドレスは 1 サイクルのみ有効です。
• C/BEは最初のデータフェーズバイトイネーブルに続いてコマンドを提供する。

クロック 0 の立ち上がりエッジで、イニシエーターは FRAME# と IRDY# の両方がハイで、GNT# がローであることを検出するため、クロック 1 の立ち上がりエッジに合わせてアドレス、コマンドを駆動し、FRAME# をアサートします。ターゲットはアドレスをラッチし、デコードを開始します。ターゲットはクロック 2 (高速 DEVSEL)、3 (中速)、または 4 (低速) に合わせて DEVSEL# で応答できます。減算デコード デバイスは、クロック 4 までに他の応答がないことを確認した場合、クロック 5 で応答できます。マスターはクロック 5 までに応答を確認できない場合、トランザクションを終了し、クロック 6 で FRAME# を削除します。

TRDY# と STOP# は、アドレス フェーズ中にデアサート (ハイ) されます。イニシエーターは、データ転送の準備が整うとすぐに IRDY# をアサートできます。理論的には、クロック 2 ですぐにアサートできます。

64 ビット アドレス指定を可能にするために、マスターは 2 つの連続したサイクルでアドレスを提示します。まず、C/BE[3:0]# で特別な「デュアル サイクル アドレス」コマンドを使用して下位アドレス ビットを送信します。次のサイクルでは、上位アドレス ビットと実際のコマンドを送信します。上位アドレス ビットが 0 の場合、デュアル アドレス サイクルは禁止されるため、64 ビット アドレス指定をサポートしていないデバイスはデュアル サイクル コマンドに応答できません。

              _ 0_ 1_ 2_ 3_ 4_ 5_ 6_
        クロック_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/
            ___
       GNT# \___/XXXXXXXXXXXXXXXXXXXXXXXX
            _______
     フレーム＃ \_______________________
                    ___ ___
   AD[31:0] -------<___X___>--------------- (下位ビット、上位ビット)
                    ___ ___ _______________
 C/BE[3:0]# -------<___X___X_______________ (DAC、次に実際のコマンド)
            ___________________________ 翻訳
    開発番号 ________________
                         速い 中程度 遅い
              _ _ _ _ _ _ _ _
        クロック_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/
                 0 1 2 3 4 5 6

PCI 構成スペース アクセスのアドレスは、特別なデコードを使用します。これらのアドレスでは、下位アドレス ラインで目的の PCI 構成レジスタのオフセットを指定し、上位アドレス ラインは無視されます。代わりに、デバイスが DEVSEL# をアサートする前に、追加のアドレス信号である IDSEL 入力がハイである必要があります。各スロットは、異なる上位アドレス ラインを IDSEL ピンに接続し、上位アドレス ラインのワンホットエンコーディングを使用して選択されます。

アドレス フェーズの後 (具体的には、DEVSEL# がローになるサイクルから始まる) に、1 つ以上のデータ フェーズのバーストが続きます。いずれの場合も、イニシエーターは C/BE[3:0]# ラインでアクティブ ローのバイト選択信号を駆動しますが、AD[31:0] のデータはイニシエーター (書き込みの場合) またはターゲット (読み取りの場合) によって駆動される場合があります。

データ フェーズ中、C/BE[3:0]# ラインはアクティブ ローバイト イネーブルとして解釈されます。書き込みの場合、アサートされた信号は、AD バス上の 4 バイトのうちのどれがアドレス指定された場所に書き込まれるかを示します。読み取りの場合、イニシエーターが関心を持つバイトを示します。読み取りの場合、バイト イネーブル信号を無視して 32 ビットすべてを返すことは常に有効です。キャッシュ可能なメモリ リソースは、常に 32 の有効なビットを返す必要があります。バイト イネーブルは、読み取りに副作用がある I/O 空間アクセスに主に役立ちます。

4 つの C/BE# ラインすべてがデアサートされたデータ フェーズは、PCI 標準によって明示的に許可されており、進行中のバースト アクセスでアドレスを進める以外にターゲットに影響を与えることはありません。

データ フェーズは、両方の側が転送を完了して次のデータ フェーズに進む準備ができるまで続きます。イニシエーターは、待機する必要がなくなったときにIRDY# (イニシエーター準備完了) をアサートし、ターゲットは TRDY# (ターゲット準備完了) をアサートします。データを提供する側は、準備完了信号をアサートする前に、AD バス上でデータを駆動する必要があります。

参加者の 1 つが準備完了信号をアサートすると、データ フェーズが終了するまで準備完了を解除したり、制御信号を変更したりすることはできません。データ受信者は、IRDY# と TRDY# の両方がアサートされたことを確認するまで、各サイクルで AD バスをラッチする必要があります。これは、現在のデータ フェーズの終了を示し、ラッチされたばかりのデータが転送されるワードであることを示します。

完全なバースト速度を維持するために、データ送信者は、IRDY# と TRDY# の両方がアサートされたことを確認した後、次のワードを AD バスに送るまでに半クロック サイクルかかります。

             0_ 1_ 2_ 3_ 4_ 5_ 6_ 7_ 8_ 9_
        クロック_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/
                ___ _______ ___ ___ ___
   AD[31:0] ---<___XXXXXXXXX_________XXXXX___X___X___ (書き込みの場合)
                ___ ___ _______ ___ ___
   AD[31:0] ---<___>~~~<XXXXXXXX___X_______X___X___ (読み取りの場合)
                ＿＿＿＿＿＿＿＿＿＿＿＿＿
 C/BE[3:0]# ---<___X_______________X_______X___X___ (常に有効である必要があります)
            _______________ | ___ | | |
      IRDY# x \_______/ x \___________
            ___________________ | | | |
      TRDY# xx ____________________
            ___________ | | | |
    開発番号 \___________________________
            ___ | | | |
     フレーム＃ \___________________________________
              _ _ _ _ _ |_ _ |_ |_ |_
        クロック_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/
             0 1 2 3 4 5 6 7 8 9

これは、上に示したアドレス サイクルを継続します。これは、メディア DEVSEL による単一のアドレス サイクルを想定しているため、ターゲットはクロック 3 に間に合うように応答します。ただし、その時点では、どちらの側もデータ転送の準備ができていません。クロック 4 では、イニシエーターは準備ができていますが、ターゲットは準備ができていません。クロック 5 では、両方の準備が整い、データ転送が行われます (垂直線で示されています)。クロック 6 では、ターゲットは転送の準備ができていますが、イニシエーターは準備ができていません。クロック 7 では、イニシエーターの準備が整い、データが転送されます。クロック 8 と 9 では、両側ともデータ転送の準備ができていて、データは最大速度 (クロック サイクルあたり 32 ビット) で転送されます。

読み取りの場合、クロック 2 は AD バスの方向転換用に予約されているため、ターゲットは高速 DEVSEL に対応していてもバス上でデータを駆動することはできません。

高速 DEVSEL をサポートするターゲットは、理論上は、アドレスが提示された後のサイクルで読み取りに応答し始めることができます。ただし、このサイクルは AD バスのターンアラウンド用に予約されています。したがって、ターゲットはトランザクションの 2 番目のサイクルで AD バスを駆動しない可能性があります (したがって、TRDY# をアサートしない可能性があります)。ほとんどのターゲットはこれほど高速ではなく、この条件を強制するために特別なロジックは必要ありません。

どちらの側も、現在のデータ フェーズの後にバーストの終了を要求することができます。マルチワード バーストをサポートしていない単純な PCI デバイスは、常にこれを直ちに要求します。バーストをサポートするデバイスでも、アドレス指定可能なメモリの終了など、サポートできる最大長に何らかの制限があります。

イニシエーターは、IRDY# をアサートすると同時に FRAME# をデアサートすることで、任意のデータ フェーズをトランザクションの最終フェーズとしてマークできます。ターゲットが TRDY# をアサートした後のサイクルで、最終データ転送が完了し、両側がそれぞれの RDY# 信号をデアサートし、バスは再びアイドル状態になります。マスターは、IRDY# をアサートする前に FRAME# をデアサートすることはできません。また、IRDY# をアサートした状態でターゲットが TRDY# をアサートするのを待っている間に FRAME# をデアサートすることもできません。

唯一の小さな例外は、どのターゲットも DEVSEL# で応答しない場合のマスター中止終了です。明らかに、このような場合に TRDY# を待つのは無意味です。ただし、この場合でも、マスターは FRAME# をデアサートした後、少なくとも 1 サイクルは IRDY# をアサートする必要があります。(通常、マスターは DEVSEL# を受信する前に IRDY# をアサートするため、IRDY# を 1 サイクル長くアサートしたままにする必要があります。) これは、バス ターンアラウンド タイミング ルールが FRAME# ラインで確実に遵守されるようにするためです。

ターゲットは、STOP# をアサートしてイニシエーターにバーストの終了を要求します。イニシエーターは、次の正当な機会に FRAME# をデアサートしてトランザクションを終了します。さらにデータを転送する場合は、別のトランザクションで続行します。ターゲットがこれを行うには、いくつかの方法があります。

データとの接続を切断する

ターゲットが STOP# と TRDY# を同時にアサートする場合、これはターゲットがこれを最後のデータ フェーズにしたいことを示します。たとえば、バースト転送をサポートしていないターゲットは、常にこれを実行して、単一ワードの PCI トランザクションを強制します。これは、ターゲットがバーストを終了する最も効率的な方法です。

データなしで切断

ターゲットが TRDY# をアサートせずに STOP# をアサートする場合、これはターゲットがデータを転送せずに停止することを希望していることを示します。STOP# は、データ フェーズを終了する目的では TRDY# と同等であると見なされますが、データは転送されません。

リトライ

データを転送する前にデータを切断すると再試行となり、他の PCI トランザクションとは異なり、PCI イニシエーターは操作を続行する前に少し一時停止する必要があります。詳細については、PCI 仕様を参照してください。

ターゲット中止

通常、ターゲットは最後のデータ フェーズを通して DEVSEL# をアサートしたままにします。ただし、ターゲットがデータなしで切断する前に DEVSEL# をデアサートすると (STOP# をアサートすると)、これはターゲットの中止を示し、これは致命的なエラー状態です。イニシエーターは再試行しない可能性があり、通常はバス エラーとして扱います。ターゲットは、TRDY# または STOP# が低い状態で待機している間は DEVSEL# をデアサートできません。これはデータ フェーズの開始時に行う必要があります。

イニシエーターがターゲットによって開始された切断要求を認識し、FRAME# をデアサートして応答するまでには、常に少なくとも 1 サイクルかかります。同じ時間がかかる 2 つのサブケースがありますが、1 つは追加のデータ フェーズを必要とします。

切断-A

イニシエーターが自身の IRDY# をアサートする前に STOP# を観察した場合、IRDY# をアサートすると同時に FRAME# をデアサートしてバーストを終了し、現在のデータ フェーズの後にバーストを終了することができます。

切断-B

イニシエーターがターゲットの STOP# を観測するまでにすでに IRDY# をアサートしている場合 (FRAME# をデアサートしていない場合)、イニシエーターは追加のデータ フェーズにコミットされます。ターゲットは、トランザクションが終了する前に、TRDY# なしでアサートされた STOP# を保持したまま、データのない追加のデータ フェーズを待機する必要があります。

ターゲットが切断を要求すると同時にイニシエーターがバーストを終了する場合、追加のバス サイクルは発生しません。

メモリ空間アクセスの場合、バースト内のワードは複数の順序でアクセスされる可能性があります。不要な下位アドレス ビット AD[1:0] は、イニシエーターの要求された順序を伝えるために使用されます。特定の順序をサポートしていないターゲットは、最初のワードの後に​​バーストを終了する必要があります。これらの順序の一部は、すべての PCI デバイスで構成可能なキャッシュ ライン サイズに依存します。

キャッシュ ライン内の開始オフセットが 0 の場合、これらすべてのモードは同じ順序に縮小されます。

キャッシュ ライン トグル モードとキャッシュ ライン ラップ モードは、クリティカル ワード ファースト キャッシュ ライン フェッチの 2 つの形式です。トグル モードでは、指定されたアドレスと増分カウンタの XOR が取られます。これは、Intel 486 および Pentium プロセッサのネイティブ順序です。実装するためにキャッシュ ライン サイズを知る必要がないという利点があります。

PCIバージョン2.1ではトグルモードが廃止され、キャッシュラインラップモード^{[32]が追加されました。2}ではフェッチが直線的に進行し、各キャッシュラインの終わりでラップアラウンドします。1つのキャッシュラインが完全にフェッチされると、フェッチは次のキャッシュラインの開始オフセットにジャンプします。

ほとんどの PCI デバイスは、標準的なキャッシュ ライン サイズの限られた範囲のみをサポートしています。キャッシュ ライン サイズが予期しない値にプログラムされている場合、単一ワード アクセスが強制されます。

PCI は I/O および構成スペースへのバースト アクセスもサポートしていますが、リニア モードのみがサポートされています。(これはめったに使用されず、一部のデバイスではバグが発生する可能性があります。サポートされていない可能性があり、単一ワード アクセスも適切に強制されません。)

これは、マスターによって終了される、可能な限り最高速度の 4 ワード書き込みバーストです。

             0_ 1_ 2_ 3_ 4_ 5_ 6_ 7_
        クロック_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \
                ___ ___ ___ ___ ___
   AD[31:0] ---<___X___X___X___X___>---<___>
                ___ ___ ___ ___ ___
 C/BE[3:0]# ---<___X___X___X___X___>---<___>
                     | | | | ___
      IRDY# ^^^^^^^^\______________/ ^^^^^
                     | | | | ___
      TRDY# ^^^^^^^^\_____________/ ^^^^
                     | | | | ___
    DEVSEL# ^^^^^^^^\______________/ ^^^^^
            ___ | | | ___
     フレーム番号 \_______________/ | ^^^^\____
              _ _ |_ |_ |_ |_ _ _
        クロック_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \
             0 1 2 3 4 5 6 7

クロック エッジ 1 では、イニシエーターはアドレス、コマンドを駆動し、FRAME# をアサートしてトランザクションを開始します。他の信号はアイドル状態 (^^^ で示される) で、マザーボードのプルアップ抵抗によってハイにプルアップされます。これがターンアラウンド サイクルである可能性があります。サイクル 2 では、ターゲットは DEVSEL# と TRDY# の両方をアサートします。イニシエーターも準備完了なので、データ転送が発生します。これはさらに 3 サイクル繰り返されますが、最後のサイクル (クロック エッジ 5) の前に、マスターは FRAME# をデアサートして、終了であることを示します。クロック エッジ 6 では、AD バスと FRAME# は駆動されず (ターンアラウンド サイクル)、他の制御ラインが 1 サイクルの間ハイに駆動されます。クロック エッジ 7 では、別のイニシエーターが別のトランザクションを開始できます。これは、他の制御ラインのターンアラウンド サイクルでもあります。

同等の読み取りバーストにはもう 1 サイクルかかります。これは、ターゲットが TRDY# をアサートする前に AD バスが反転するのを 1 サイクル待つ必要があるためです。

             0_ 1_ 2_ 3_ 4_ 5_ 6_ 7_ 8_
        クロック_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \
                ___ ___ ___ ___ ___
   AD[31:0] ---<___>---<___X___X___X___>---<___>
                ___ _______ ___ ___ ___
 C/BE[3:0]# ---<___X_______X___X___X___>---<___>
            ___ | | | | ___
      IRDY# ^^^^\___________________/ ^^^^^
            ___ _____ | | | | ___
      TRDY# ^^^^ \_____________/ ^^^^
            ___ | | | | ___
    DEVSEL# ^^^^____________________/ ^^^^^
            ___ | | | ___
     フレーム番号 \___________________/ | ^^^^\____
              _ _ _ |_ |_ |_ |_ _ _
        クロック_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \
             0 1 2 3 4 5 6 7 8

ターゲットによって終了された高速バーストには、最後に追加のサイクルがあります。

             0_ 1_ 2_ 3_ 4_ 5_ 6_ 7_ 8_
        クロック_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \
                ___ ___ ___ ___ ___
   AD[31:0] ---<___>---<___X___X___X___XXXX>----
                ___ _______ ___ ___ ___ ___
 C/BE[3:0]# ---<___X_______X___X___X___X___>----
                         | | | | ___
      IRDY# ^^^^^^^\____________________________________/
                   _____ | | | | _______
      TRDY# ^^^^^^^ \_____________/
                   ________________ | ___
      ストップ# ^^^^^^^ | | | \_______/
                         | | | | ___
    DEVSEL# ^^^^^^^\____________________________________/
            ___ | | | | ___
     フレーム番号 \_______________________/ ^^^^
              _ _ _ |_ |_ |_ |_ _ _
        クロック_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \_/ \
             0 1 2 3 4 5 6 7 8

クロック エッジ 6 では、ターゲットは停止することを示します (データあり) が、イニシエーターはすでに IRDY# を低く保持しているため、5 番目のデータ フェーズ (クロック エッジ 7) があり、その間はデータは転送されません。

PCI バスはパリティ エラーを検出しますが、操作を再試行してエラーを修正しようとはしません。これは純粋に障害の通知です。このため、パリティ エラーが発生する前に検出する必要はなく、PCI バスは実際に数サイクル後にパリティ エラーを検出します。データ フェーズ中、AD[31:0] ラインを駆動しているデバイスは、それらのラインと C/BE[3:0]# ラインの偶数パリティを計算し、1 サイクル後に PAR ラインに送信します。AD バスのすべてのアクセス ルールとターンアラウンド サイクルは、1 サイクル後に PAR ラインに適用されます。AD バスをリッスンしているデバイスは、受信したパリティをチェックし、その 1 サイクル後に PERR# (パリティ エラー) ラインをアサートします。これにより、通常はプロセッサ割り込みが生成され、プロセッサは PCI バスでエラーを検出したデバイスを検索できます。

PERR# ラインは、ターゲットが選択された後、データ フェーズでのみ使用されます。アドレス フェーズ (または特殊サイクルのデータ フェーズ) でパリティ エラーが検出されると、それを監視するデバイスは SERR# (システム エラー) ラインをアサートします。

一部のバイトが C/BE# ラインによってマスクされ、使用されていない場合でも、それらのバイトには何らかの定義済みの値が存在する必要があり、この値を使用してパリティを計算する必要があります。

PCI バス信号を駆動する異なるデバイス間のターンアラウンド サイクルが必要なため、通常は PCI バス トランザクション間にアイドル サイクルが必要です。ただし、状況によっては、このアイドル サイクルをスキップして、1 つの転送の最終サイクル (IRDY# がアサートされ、FRAME# がデアサートされる) から次の転送の最初のサイクル (FRAME# がアサートされ、IRDY# がデアサートされる) に直接進むことが許可されます。

イニシエーターは、次の場合にのみバックツーバック トランザクションを実行できます。

• これらは同じイニシエーターによるものである（そうでなければ、C/BE# と FRAME# の行を反転する時間がない）。
• 最初のトランザクションは書き込みであったため（ADバスを反転させる必要はない）、
• イニシエーターには、(GNT# 入力から) PCI バスを使用する権限がまだあります。

追加のタイミング制約は、ターゲット制御ライン、特に DEVSEL# をターンアラウンドする必要があることから発生する可能性があります。ターゲットは、最終データ フェーズの次のサイクルで DEVSEL# をデアサートしてハイにします。これは、連続トランザクションの場合はアドレス フェーズの最初のサイクルです。アドレス フェーズの 2 番目のサイクルは、DEVSEL# ターンアラウンド用に予約されているため、ターゲットが前のサイクルと異なる場合は、3 番目のサイクル (中程度の DEVSEL 速度) まで DEVSEL# をアサートしてはなりません。

この問題が起こらないケースの 1 つは、イニシエーターが何らかの方法で (おそらくアドレスが十分な上位ビットを共有しているため) 2 番目の転送が前の転送と同じターゲットにアドレス指定されていることを知っている場合です。その場合、連続したトランザクションを実行できます。すべての PCI ターゲットはこれをサポートする必要があります。

ターゲットが要件を追跡することも可能です。高速 DEVSEL を実行しない場合は、要件は簡単に満たされます。高速 DEVSEL を実行する場合は、次の場合を除き、中程度の DEVSEL 時間まで待機する必要があります。

• 現在のトランザクションの前にアイドル サイクルがあった (連続していない)、または
• 以前の取引が同じターゲットに対して行われた、または
• 現在のトランザクションは二重アドレス サイクルで開始されました。

この機能を持つターゲットは、PCI 構成レジスタ内の特別なビットによってそれを示します。バス上のすべてのターゲットがそれを持っている場合、すべてのイニシエーターはバックツーバック転送を自由に使用できます。

減算デコード バス ブリッジは、バックツーバック サポートをアドバタイズするために、バックツーバック サイクルが発生した場合にこの追加の遅延が発生することを認識している必要があります。

リビジョン 2.1 以降、^{[説明が必要]}では、PCI 仕様にオプションの 64 ビット サポートが含まれています。これは、64 ビット バス拡張 AD[63:32]、C/BE[7:4]#、PAR64、および多数の追加の電源ピンとグランド ピンを提供する拡張コネクタを介して提供されます。64 ビット PCI コネクタは、追加の 64 ビット セグメントによって 32 ビット コネクタと区別できます。

64 ビット デバイス間のメモリ トランザクションでは、64 ビットすべてを使用してデータ転送速度を 2 倍にすることができます。メモリ以外のトランザクション (構成および I/O 空間アクセスを含む) では、64 ビット拡張を使用できません。64 ビット バースト中、バースト アドレス指定は 32 ビット転送の場合と同じように機能しますが、アドレスはデータ フェーズごとに 2 回増加します。開始アドレスは 64 ビットに揃える必要があります。つまり、AD2 は 0 である必要があります。中間アドレス (AD2 = 1) に対応するデータは、AD バスの上位半分で伝送されます。

64 ビット トランザクションを開始するには、イニシエーターは AD バス上の開始アドレスを駆動し、FRAME# と同時に REQ64# をアサートします。選択されたターゲットがこのトランザクションの 64 ビット転送をサポートできる場合は、DEVSEL# と同時に ACK64# をアサートして応答します。ターゲットは、トランザクションごとに 64 ビット転送を許可するかどうかを決定できます。

アドレス フェーズ中に REQ64# がアサートされると、イニシエーターはバスの上位半分にアドレスの上位 32 ビットとバス コマンドのコピーも送信します。アドレスに 64 ビットが必要な場合でも、デュアル アドレス サイクルが必要ですが、バスの上位半分は両方のアドレス フェーズ サイクル中にアドレスの上位半分と最終コマンド コードを伝送します。これにより、64 ビットのターゲットはアドレス全体を確認し、より早く応答を開始できます。

イニシエーターは、ACK64# なしで DEVSEL# がアサートされているのを確認すると、32 ビット データ フェーズを実行します。最初のデータ フェーズ中にバスの上位半分で転送されるはずだったデータは、代わりに 2 番目のデータ フェーズ中に転送されます。通常、イニシエーターは DEVSEL# を確認する前に 64 ビットのデータすべてを駆動します。ACK64# がない場合、データ バスの上位半分の駆動を停止することがあります。

REQ64# および ACK64# ラインは、最後のデータ フェーズを除くトランザクション全体にわたってアサートされたままになり、それぞれ FRAME# および DEVSEL# と同時にアサート解除されます。

PAR64 ラインは PAR ラインと同じように動作しますが、AD[63:32] および C/BE[7:4]# に偶数パリティを提供します。これは、REQ64# がアサートされている場合にのみアドレス フェーズで有効です。PAR64 は、REQ64# と ACK64# の両方がアサートされている場合にのみデータ フェーズで有効です。

PCIには元々、ライトバック キャッシュコヒーレンスのオプションサポートが含まれていました。これには、バス上のキャッシュからSDONE（スヌープ完了）とSBO#（スヌープバックオフ）の2つのピンを監視するキャッシュ可能なメモリターゲットによるサポートが必要でした。^[35]

これは実際にはほとんど実装されなかったため、PCI仕様のリビジョン2.2から削除され、^{[16] [36]}リビジョン2.3ではピンがSMBusアクセスに再利用されました。 ^[18]

キャッシュは、DEVSEL# をアサートせずに、すべてのメモリ アクセスを監視します。キャッシュされる可能性のあるアクセスを検出すると、SDONE を低く駆動します (スヌープは実行されません)。コヒーレンスをサポートするターゲットは、SDONE が高くなるのを確認するまで、データ フェーズの完了を回避します (TRDY# をアサートします)。

キャッシュ内のクリーンなデータへの書き込みの場合、キャッシュはコピーを無効にするだけでよく、これが確立されるとすぐに SDONE をアサートします。ただし、キャッシュにダーティ データが含まれている場合、キャッシュはアクセスを続行する前にそれを書き戻す必要があります。そのため、SDONE を発生させるときに SBO# をアサートします。これにより、アクティブ ターゲットは TRDY# ではなく STOP# をアサートするように通知され、イニシエーターは切断され、後で操作を再試行します。その間、キャッシュはバスを調停し、データをメモリに書き戻します。

キャッシュ コヒーレンスをサポートするターゲットでは、キャッシュ ラインを越える前にバーストを終了する必要もあります。

PCI バスの開発やトラブルシューティングを行う場合、ハードウェア信号の検査が非常に重要になることがあります。 ロジック アナライザとバス アナライザは、ユーザーが便利な方法で表示できるように信号を収集、分析、デコードするツールです。

• PCI構成スペース
• コンパクトPCI、PCI-X、PCIエクスプレス
• PCI-SIG、PCI 特別利益団体
• PICMG、PCI 産業用コンピュータ製造業者グループ
• ユーロカード（プリント基板）

公式技術仕様

• PCI ローカル バス仕様: リビジョン 2.3。PCI-SIG。2002 年 3 月 29 日。(非会員の場合は 1,000 ドル、会員の場合は 50 ドル。PCI-SIG 会員は年間 3,000 ドルです。)
• PCI ローカル バス仕様: リビジョン 3.0。PCI-SIG。2002 年 8 月 12 日。(非会員の場合は 1,000 ドル、会員の場合は 50 ドル。PCI-SIG 会員は年間 3,000 ドルです。)

書籍

• アボット、ダグ (2004)。PCIバスの謎を解明(第 2 版)。エルゼビア サイエンス。ISBN 978-0-7506-7739-4。250ページ。
• Shanley, Tom (1999)。PCIシステムアーキテクチャ(第 4 版)。Addison-Wesley Professional。ISBN 978-0-201-30974-4。832ページ。
• Shanley, Tom (2000)。PCI -X システムアーキテクチャ(第 1 版)。Addison- Wesley。ISBN 978-0-201-72682-4。752ページ。
• Solari, Ed (2001)。PCI & PCI-X ハードウェアおよびソフトウェア アーキテクチャと設計(第 5 版)。Annabooks。ISBN 978-0-929392-63-9。1140ページ。
• グッドラム、アラン (1998)。PCIホットプラグ アプリケーションと設計(第 1 版)。Annabooks。ISBN 978-0-929392-60-8。162ページ。

正式

• 公式ウェブサイト、PCI Special Interest Group (PCI-SIG)

技術詳細

• PCI プロトコルの紹介 2013-01-19 にWayback Machineにアーカイブされました、electrofriends.com
• PCI バスのピン配列と信号、pinouts.ru
• PCI カードの寸法、interfacebus.com

ベンダー、デバイス、IDのリスト

• PCI ベンダーおよびデバイス リスト、pcidatabase.com
• PCI IDリポジトリ、既知のIDをすべて収集するプロジェクト

ヒント

• PCI 電源要件と互換性の概要とわかりやすい図
• 5ボルトと3.3ボルトのスロットの違いを認識する方法に関する優れた図とテキスト

リナックス

• miniPCI カードを搭載した Linux
• Linux ホストでの PCI データと lspci 出力のデコード

開発ツール

• アクティブ PCI バス エクステンダー、dinigroup.com

FPGA コア

• PCI インターフェース コア、ラティス セミコンダクター
• PCI ブリッジ コア、OpenCore。
• PCI バス コアの IP 検索、バークレー。