コンピューティング エクスプレス リンク

コンピューティング エクスプレス リンク

作成年	2019 ; 5年前 （2019年）
作成者	インテル
デバイス数	4096
スピード	全二重 1.x、2.0 (32 GT/s ): 3.938 GB/秒（×1） 63.015 GB/秒（×16） 3.x (64 GT/秒): 7.563 GB/秒（×1） 121.0 GB/秒（×16）
スタイル	シリアル
Webサイト	詳しくはこちら

Compute Express Link ( CXL ) は、高性能データセンターコンピュータ向けに設計された、高速で大容量の中央処理装置(CPU) とデバイス、および CPU とメモリ間の接続のためのオープン標準インターコネクトです。^{[1] [2] [3] [4]} CXL は、シリアルPCI Express (PCIe) 物理および電気インターフェイス上に構築されており、PCIe ベースのブロック入出力プロトコル (CXL.io) と、システムメモリ(CXL.cache) およびデバイスメモリ (CXL.mem) にアクセスするための新しいキャッシュコヒーレントプロトコルが含まれています。シリアル通信とプーリング機能により、CXL メモリは、高容量ストレージを実装する際に、一般的なDIMMメモリのパフォーマンスとソケットパッケージの制限を克服できます。 ^{[5] [6]}

CXL技術は主にIntelによって開発されました。CXLコンソーシアムは、2019年3月に創設メンバーのAlibaba Group、Cisco Systems、Dell EMC、Meta、Google、Hewlett Packard Enterprise (HPE)、Huawei、Intel Corporation、Microsoftによって結成され、^{[7] [8]} 2019年9月に正式に法人化されました。^[9] 2022年1月現在、AMD、Nvidia、Samsung Electronics、Xilinxが創設者と共に取締役会に加わり、ARM、Broadcom、Ericsson、IBM、Keysight、Kioxia、Marvell Technology、Mellanox、Microchip Technology、Micron、Oracle Corporation、Qualcomm、Rambus、Renesas、Seagate、SK Hynix、Synopsys、Western Digitalなどが貢献メンバーとなっています。^{[10] [11]}業界パートナーにはPCI-SIG、^[12] Gen-Z、^[13] SNIA、^[14] DMTFなどがある。^[15]

2020年4月2日、Compute Express LinkコンソーシアムとGen-Zコンソーシアムは、2つの技術間の相互運用性を実装する計画を発表し、^{[16] [17]、}最初の結果は2021年1月に発表されました。 ^[18] 2021年11月10日、Gen-Zの仕様と資産はCXLに移管され、単一の業界標準の開発に重点が置かれました。^[19]この発表時点で、Gen-Zメンバーの70％がすでにCXLコンソーシアムに参加していました。^[20]

2022年8月1日、OpenCAPIの仕様と資産はCXLコンソーシアムに移管され、^{[21] [22]}現在ではOpenCAPI（IBM）、Gen-Z（HPE）、CCIX（Xilinx）などのオープンスタンダードや、独自のInfiniBand / RoCE（Mellanox）、Infinity Fabric（AMD）、Omni-PathおよびQuickPath / Ultra Path（Intel）、NVLink / NVSwitch（Nvidia）プロトコルなどのメモリコヒーレント相互接続技術を支える企業が参加しています。^[23]

2019年3月11日には、PCIe 5.0に基づくCXL仕様1.0がリリースされました。^[8]これにより、ホストCPUはキャッシュコヒーレントプロトコルを使用してアクセラレータデバイス上の共有メモリにアクセスできるようになります。CXL仕様1.1は2019年6月にリリースされました。

2020年11月10日、CXL仕様2.0がリリースされました。新バージョンではCXLスイッチングのサポートが追加され、分散共有メモリと分散ストレージ構成で複数のCXL 1.xおよび2.0デバイスをCXL 2.0ホストプロセッサに接続したり、各デバイスを複数のホストプロセッサにプールしたりできるようになりました。また、デバイスの整合性とデータ暗号化も実装されています。^[24] CXL 2.0は引き続きPCIe 5.0 PHYを利用するため、CXL 1.xからの帯域幅の増加はありません。

2022年8月2日には、PCIe 6.0物理インターフェースと2倍の帯域幅を持つPAM-4コーディングをベースにしたCXL仕様3.0がリリースされました。新機能には、マルチレベルスイッチングとポートあたりの複数のデバイスタイプを備えたファブリック機能、ピアツーピアDMAとメモリ共有による一貫性の強化などがあります。^{[25] [26]}

2023 年 11 月 14 日に CXL 仕様 3.1 がリリースされました。

2019年4月2日、IntelはCXLを搭載したAgilex FPGAファミリーを発表しました。^[27]

2021年5月11日、サムスンは、データセンターや次世代PCでの使用に向けて、テラバイトレベルのメモリ拡張と高性能を実現する128GB DDR5ベースのメモリ拡張モジュールを発表しました。 [28]独自のメモリコントローラをベースにした更新された512GBバージョンは、2022年5月10日にリリースされました。^{[29 ]}

2021年には、Intel Sapphire Rapidsプロセッサ^[30]とAMD Zen 4 EPYC「Genoa」および「Bergamo」プロセッサに対するCXL 1.1のサポートが発表されました。^[31]

CXLデバイスは、ACM/IEEEスーパーコンピューティング会議（SC21）でIntel、 ^[32] Astera、Rambus、Synopsys、Samsung、Teledyne LeCroyなどのベンダーによって展示されました。^{[33] [34] [35]}

CXLトランザクション層は、単一​​リンク上で動的に多重化された（要求に応じて変化する）3つのサブプロトコルから構成される： ^{[36] [37] [24]}

• CXL.io – PCIe 5.0（およびCXL 3.0以降のPCIe 6.0）をベースにいくつかの機能強化を加えたもので、構成、リンクの初期化と管理、デバイスの検出と列挙、割り込み、DMA、非コヒーレントロード/ストアを使用したレジスタI/Oアクセスを提供します。^[38]
• CXL.cache – ホストとデバイス間の相互作用を定義し、^[38]周辺機器が低遅延の要求/応答インターフェースを使用してホストCPUメモリに一貫してアクセスしてキャッシュできるようにします。
• CXL.mem – ホストCPUが揮発性（RAM）と永続的な不揮発性（フラッシュメモリ）ストレージの両方に対してロード/ストアコマンドを使用してデバイスに接続されたメモリに一貫してアクセスできるようにします。^[38]

CXL.cache および CXL.mem プロトコルは、CXL.io プロトコルのリンクおよびトランザクション層とは別の共通リンク/トランザクション層で動作します。これらのプロトコル/層は、固定幅 528 ビット (66 バイト) のフロー制御ユニット(FLIT) ブロックを使用して標準 PCIe 5.0 PHY 経由で転送される前に、調停および多重化 (ARB/MUX) ブロックによって多重化されます。このブロックは、4 つの 16 バイト データ スロットと 2 バイトの巡回冗長検査(CRC) 値で構成されます。^[37] CXL FLIT は、PCIe 標準のトランザクション層パケット (TLP) とデータ リンク層パケット (DLLP) データを可変フレーム サイズ形式でカプセル化します。^{[39] [40]}

CXL 3.0 では、PAM-4 転送モードで 256 バイトの FLIT が導入されました。

CXLは3つの主要なデバイスタイプをサポートするように設計されています。^[24]

• タイプ1（CXL.ioおよびCXL.cache） – ローカルメモリなしでホストメモリ、専用アクセラレータ（スマートNIC、PGAS NIC、NIC Atomicsなど）にコヒーレントにアクセスします。デバイスはホストCPUメモリへのコヒーレントアクセスに依存します。 ^[38]
• タイプ2（CXL.io、CXL.cache、CXL.mem） –高性能GDDRまたはHBMローカルメモリを備えたホストメモリとデバイスメモリ、汎用アクセラレータ（GPU、ASIC、FPGA ）にコヒーレントにアクセスします。デバイスはホストCPUのメモリにコヒーレントにアクセスしたり、ホストCPUからデバイスのローカルメモリにコヒーレントまたは非コヒーレントアクセスを提供したりできます。^[38]
• タイプ3（CXL.ioおよびCXL.mem） – ホストが接続されたデバイスメモリ、メモリ拡張ボード、および永続メモリにアクセスして管理できるようにします。デバイスは、ホストCPUにローカルDRAMまたはバイトアドレス指定可能な不揮発性ストレージへの低遅延アクセスを提供します。^[38]

タイプ 2 デバイスは、デバイス ドライバーによって管理される 2 つのメモリ コヒーレンス モードを実装します。デバイス バイアス モードでは、デバイスはローカル メモリに直接アクセスし、CPU によるキャッシュは実行されません。ホスト バイアス モードでは、ホスト CPU のキャッシュ コントローラーがデバイス メモリへのすべてのアクセスを処理します。コヒーレンス モードは、タイプ 2 デバイスのローカル メモリ内の変換テーブルに格納される 4 KB ページごとに個別に設定できます。他の CPU 間メモリ コヒーレンス プロトコルとは異なり、この構成では、ホスト CPU メモリ コントローラーがキャッシュ エージェントを実装するだけで済みます。このような非対称アプローチにより、実装の複雑さが軽減され、レイテンシが短縮されます。^[37]

CXL 2.0ではツリーベースのデバイスファブリックでのスイッチングのサポートが追加され、PCIe、CXL 1.1、CXL 2.0デバイスが複数のホストで管理できる単一ロジックデバイスとマルチロジックデバイスの仮想階層を形成できるようになりました。^[41]

CXL 3.0 では、バイアス モードが拡張コヒーレンス セマンティクスに置き換えられ、タイプ 2 およびタイプ 3 デバイスがローカル メモリに変更を加えたときにホスト キャッシュ内のデータを無効化できるようになりました。拡張コヒーレンスは、同じコヒーレンス ドメイン内のデバイスの仮想階層内でピアツーピア転送を実装するのにも役立ちます。また、各デバイスに個別のセグメントが割り当てられるメモリ プーリングとは対照的に、複数のデバイス間で同じメモリ セグメントのメモリ共有もサポートします。^[42]

CXL 3.0 では、各 CXL ルート ポートごとに複数のタイプ 1 およびタイプ 2 デバイスを使用できます。また、マルチレベル スイッチングが追加され、メッシュ、リング、スプライン/リーフなどの非ツリー トポロジを持つデバイス ファブリックを実装するのに役立ちます。各ノードは、ホストまたは任意のタイプのデバイスにすることができます。タイプ 3 デバイスは、直接ホスト接続を必要とせずにメモリ デバイスをスイッチ ノードに接続する Global Fabric Attached Memory (GFAM) モードを実装できます。デバイスとホストは、最大 4,096 ノードをサポートするポート ベース ルーティング (PBR) アドレス指定メカニズムを使用します。^[42]

2022年5月には、以前のデバイスよりも4倍のストレージを備えた最初の512GBデバイスが利用可能になりました。^[43]

CXLメモリコントローラは通常約200nsのレイテンシを追加します。^[44]

• コヒーレント アクセラレータ プロセッサ インターフェイス(CAPI)
• ユニバーサル チップレット インターコネクト エクスプレス(UCIe)
• データ処理ユニット(DPU)

• 公式サイト