サーデス

シリアライザ/デシリアライザ( SerDes ) は、高速通信で制限された入出力を補うために一般的に使用される機能ブロックのペアです。これらのブロックは、各方向でシリアル データとパラレル インターフェイス間でデータを変換します。「SerDes」という用語は、一般的にさまざまなテクノロジやアプリケーションで使用されるインターフェイスを指します。SerDes の主な用途は、I/O ピンと相互接続の数を最小限に抑えるために、 単一のラインまたは差動ペアを介してデータ転送を提供することです。

基本的な SerDes 機能は、2 つの機能ブロックで構成されています。パラレル入力シリアル出力 (PISO) ブロック (別名パラレル/シリアル コンバータ) とシリアル入力パラレル出力 (SIPO) ブロック (別名シリアル/パラレル コンバータ) です。4 つの異なる SerDes アーキテクチャがあります: (1) パラレル クロック SerDes、(2) エンベデッド クロック SerDes、(3) 8b/10b SerDes、(4) ビット インターリーブ SerDes。

PISO (パラレル入力、シリアル出力) ブロックには通常、パラレル クロック入力、データ入力ラインのセット、および入力データ ラッチがあります。内部または外部の位相ロック ループ (PLL)を使用して、入力パラレル クロックをシリアル周波数まで逓倍します。PISO の最も単純な形式には、パラレル クロックごとに 1 回パラレル データを受信し、より高いシリアル クロック レートでシフト出力する単一のシフト レジスタがあります。実装では、クロック ドメイン間でデータを転送するときに メタスタビリティを回避するために、ダブル バッファレジスタを使用する場合もあります。

SIPO (シリアル入力、パラレル出力) ブロックには通常、受信クロック出力、データ出力ラインのセット、および出力データ ラッチがあります。受信クロックは、シリアルクロック回復技術によってデータから回復されている可能性があります。ただし、クロックを送信しない SerDes は、基準クロックを使用して PLL を正しい Tx 周波数にロックし、データ ストリームに存在する低調波周波数を回避します。次に、SIPO ブロックは、着信クロックをパラレル レートに分割します。実装には通常、ダブル バッファとして接続された 2 つのレジスタがあります。1 つのレジスタはシリアル ストリームのクロックに使用され、もう 1 つは低速のパラレル側のデータを保持するために使用されます。

一部のタイプの SerDes には、エンコード/デコード ブロックが含まれています。このエンコード/デコードの目的は、通常、信号遷移のレートに少なくとも統計的な境界を設定し、受信機でのクロック回復を容易にし、フレーミングを提供し、DC バランスを提供することです。

パラレル クロック SerDes は通常、データ アドレスと制御信号とともにパラレル バス入力をシリアル化するために使用されます。シリアル化されたストリームは、リファレンス クロックとともに送信されます。シリアライザーでのクロック ジッタ許容値は 5～10 ps rms です。^{[説明が必要]}

埋め込みクロック SerDes は、データとクロックを 1 つのストリームにシリアル化します。最初に 1 サイクルのクロック信号が送信され、その後にデータ ビット ストリームが送信されます。これにより、データ ビット ストリームの開始時に周期的な立ち上がりエッジが作成されます。クロックは明示的に埋め込まれ、ビット ストリームから復元できるため、シリアライザー (トランスミッター) クロックのジッター許容値は 80～120 ps rms に緩和され、デシリアライザーのリファレンス クロックの不一致は ±50,000 ppm (つまり 5%) になります。

8b/10b SerDes は、データをシリアル化する前に、各データ バイトを 10 ビット コードにマッピングします。デシリアライザは、基準クロックを使用して、ビット ストリームから回復されたクロックを監視します。クロック情報は、明示的に埋め込まれるのではなく、データ ビット ストリームに合成されるため、シリアライザ (トランスミッタ) クロック ジッタ許容値は 5～10 ps rms で、デシリアライザでの基準クロックの不一致は ±100 ppm です。

SerDes で使用される一般的なコーディング方式は8b/10b エンコーディングです。これは DC バランスをサポートし、フレーミングを提供し、頻繁な遷移を保証するため、受信機は埋め込まれたクロックを抽出できます。制御コードにより、通常はパケットの開始時にフレーミングが可能になります。一般的な 8b/10b SerDes パラレル サイド インターフェイスには、1 つのクロック ライン、1 つの制御ライン、および 8 つのデータ ラインがあります。

このようなシリアライザと 8b/10b エンコーダ、およびデシリアライザとデコーダのブロックは、ギガビット イーサネット仕様で定義されています。

SerDes で使用されるもう 1 つの一般的なコーディング方式は、64b/66b エンコーディングです。この方式は、スクランブラーの使用を通じて DC バランスと遷移を統計的に提供します。フレーミングは、追加されたフレーミング ビットの決定論的な遷移を通じて提供されます。

このようなシリアライザと 64b/66b エンコーダ、およびデシリアライザとデコーダのブロックは、10 ギガビット イーサネット仕様で定義されています。送信側は、64b/66b エンコーダ、スクランブラー、および 66b 信号を 16 ビット インターフェイスに変換するギアボックスで構成されます。次に、別のシリアライザがこの 16 ビット インターフェイスを完全なシリアル信号に変換します。

ビットインターリーブ SerDes は、複数の低速シリアル データ ストリームを高速シリアル ストリームに多重化し、受信機は高速ビット ストリームを低速ストリームに逆多重化します。

光インターネットワーキング フォーラム(OIF) は、共通電気 I/O (CEI) 相互運用性協定 (IA) を公開しました。この協定では、3.125、6、10、28、56、112 Gb/s の 6 世代の SerDes 電気インターフェースが定義されています。OIF は、224 Gb/s での新しいプロジェクトも発表しました。OIF は、以前の 3 世代の電気インターフェースも公開しました。これらの IA は、IEEE 802.3、Infiniband、RapidIO、Fibre Channelなどによって定義された高速電気インターフェースに採用または適応され、または影響を与えてきました。

• シフトレジスタ- SerDesを作成するために使用
• 物理コーディングサブレイヤー
• 8b/10b エンコード SerDes を使用する一般的なプロトコルの8b/10bリスト
• SerDesフレーマインターフェース
• マルチギガビットトランシーバー

• SerDes アーキテクチャ (Dave Lewis、National Semiconductor Corporation 著)
• GE 用の 8B/10B エンコード/デコードと 10GE 用の 64B/66B エンコード/デコードを組み合わせた SerDes を含むイーサネット仕様

• TI SerDes アプリケーションレポート
• OIF 共通電気インターフェイス (CEI) 3.1