カリフォルニア大学

UCIe 1.0 仕様は 2022 年 3 月 2 日にリリースされました。^{[ 5 ]}この仕様では、物理層、プロトコル スタック、ソフトウェア モデル、および準拠テストの手順が定義されています。物理層は、16 ～ 64 レーンで最大 32 GT/sをサポートし、 PCIe 6.0 と同様に 256 バイトのフロー制御ユニット(FLIT) をデータに使用します。プロトコル層は、CXL.io (PCIe)、CXL.mem、CXL.cache プロトコルを備えたCompute Express Linkに基づいています。

さまざまなオンダイ相互接続技術が定義されており、例えば「標準」2Dパッケージ用の有機基板や、 「高度な」 2.5D/3Dパッケージ用の埋め込みシリコンブリッジ（EMIB）、シリコンインターポーザ、ファンアウト埋め込みブリッジなどがあります。^{[ 3 ]}物理仕様は、IntelのAdvanced Interface Bus（AIB）に基づいています。^{[ 4 ] [ 6 ] [ 7 ]}

信号経路が短いため、リンクは一般的な PCIe SerDes と比較して I/O パフォーマンスと消費電力 (ビットあたり約 0.5 p J ) が 20 倍向上し、一般的なバンプ ピッチ 45 μmでは帯域幅密度が 1 mm ²あたり最大 1.35 TB/s 、バンプ ピッチ 25 μm では 3.24 倍の密度になります。^{[ 3 ]}   

将来のバージョンでは、追加のプロトコル、より広いデータリンク、より高密度の接続が含まれる可能性があります。^{[ 3 ]}

UCIe 2.0仕様は2024年8月6日にリリースされました。^{[ 9 ]}

ハイライト：

• 複数のチップレットを含むあらゆるシステム・イン・パッケージ（SiP）構成における、管理性、デバッグ、およびテストに関する包括的なサポート。
• 3Dパッケージングに対応することで、帯域幅密度と電力効率を大幅に向上させます。
• チップレットスタックの一部として管理性が定義された、改良されたシステムレベルのソリューション。
• 相互運用性およびコンプライアンス試験のために最適化されたパッケージ設計。
• UCIe 1.x と完全な下位互換性があります

UCIe 3.0仕様は2025年8月5日にリリースされました。^{[ 10 ]}

ハイライト：

• 48 GT/sおよび64 GT/sのデータレートに対応
• ランタイム再調整機能の強化
• 最大100mmまで拡張可能なサイドバンドチャンネル
• 連続伝送プロトコルのサポート
• ファームウェアダウンロードの早期標準化
• 優先サイドバンドパケットは、決定論的かつ低遅延のシグナリングを可能にする。
• 高速スロットル制御および緊急停止機構
• 以前のすべてのUCIe仕様と完全な下位互換性があります。