縮小命令セットコンピュータ

電子工学とコンピュータサイエンスにおいて、縮小命令セットコンピュータ（RISC ）は、タスクを実行するためにコンピュータに与えられる個々の命令を簡素化するように設計されたコンピュータアーキテクチャです。複雑命令セットコンピュータ（CISC）に与えられる命令と比較すると、RISCコンピュータは、個々の命令がより単純なコードで書かれているため、タスクを実行するためにより多くの命令（より多くのコード）を必要とする場合があります。目標は、特に命令パイプラインを実装することにより、各命令の速度を上げることで、より多くの命令を処理する必要性を相殺することです。これは、より単純な命令があれば実現するのがより簡単になる可能性があります。^[1]

RISC コンピュータの主要な動作概念は、各命令が 1 つの機能のみを実行することです (例: メモリからレジスタに値をコピーする)。RISC コンピュータには通常、ロード ストア アーキテクチャを備えた多数の (16 個または 32 個) 高速汎用レジスタがあり、レジスタ間命令 (演算とテストを実行する) のコードは、コンピュータのメイン メモリにアクセスする命令とは別になっています。CPU の設計により、RISC コンピュータではいくつかの単純なアドレッシング モード^[2]と予測可能な命令時間が実現され、システム全体の設計が簡素化されます。

RISC コンピュータ アーキテクチャの概念的開発は、 1970 年代後半のIBM 801プロジェクトから始まりましたが、すぐには実用化されませんでした。カリフォルニアの設計者は、2 つの独創的なプロジェクト、スタンフォード MIPSとバークレー RISCで 801 のコンセプトを採用しました。これらは、1980 年代にMIPSおよびSPARCシステムとして商品化されました。IBMは最終的に、801 コンセプトのさらなる作業に基づいて RISC 設計、IBM POWER アーキテクチャ、PowerPC、およびPower ISA を作成しました。プロジェクトが成熟するにつれて、1980 年代半ばから後半、および 1990 年代前半に作成されたARM、PA-RISC、およびAlphaなどの多くの同様の設計により、 Unix ワークステーションや、レーザー プリンタ、ルーターなどの製品の組み込みプロセッサの商業的有用性を高める中央処理装置が作成されました。

ミニコンピュータ市場では、セレリティ・コンピューティング、ピラミッド・テクノロジー、リッジ・コンピュータなどの企業が1980年代初頭にRISCまたはRISCに似た原理に従って設計されたシステムの提供を開始しました。^{[3] [4] [5] [6] [7]これらの設計のほとんどはRISC}マイクロプロセッサを使用して始まりました。

RISCプロセッサの設計には、ARCプロセッサ、DEC Alpha、AMD Am29000、ARMアーキテクチャ、Atmel AVR、Blackfin、Intel i860、Intel i960、LoongArch、Motorola 88000、MIPSアーキテクチャ、PA-RISC、Power ISA、RISC-V、SuperH、SPARCなどがある。RISCプロセッサは富岳などのスーパーコンピュータで使用されている。^[8]

1960年代にさかのぼるいくつかのシステムは、ロード・ストア方式を採用していたこともあり、最初のRISCアーキテクチャとして認められてきました。^[9] RISCという用語は、バークレーRISCプロジェクトのDavid Pattersonによって造られましたが、似たような概念は以前にも登場していました。^[10]

1964年にシーモア・クレイが設計したCDC 6600は、2つのアドレス指定モード（レジスタ+レジスタ、レジスタ+即値定数）と74の命令コードのみを備えたロード・ストア・アーキテクチャを採用し、基本クロックサイクルはメモリアクセス時間の10倍高速でした。^[11]ジャック・ドンガラは、CDC 6600の最適化されたロード・ストア・アーキテクチャのおかげで、現代のRISCシステムの先駆けと見なすことができると述べていますが、現代のRISCシステムの開発には、他の多くの技術的な障壁を克服する必要もありました。^[12]

マイケル・J・フリンは、最初のRISCシステムはIBM 801の設計であると考えています^[2]。これは1975年にジョン・コックによって着手され、1980年に完成しました。801は、デジタル電話交換機の基礎として使用する24ビットの高速プロセッサを構築する取り組みから開発されました。1時間あたり100万回の通話（1秒あたり300回）を切り替えるという目標を達成するには、CPUに1秒あたり1200万命令（MIPS）のオーダーの性能が必要であると計算しました^[13 ]。これは、当時最も高速なメインフレームマシンである370/168の3.5 MIPSと比較して低いものでした^[14]。

この設計は、IBM が顧客から収集した膨大な統計データの調査に基づいている。この調査では、高性能設定のコードではプロセッサ レジスタが大量に使用され、しばしばレジスタが不足することがわかった。これは、レジスタを追加することでパフォーマンスが向上することを示唆している。さらに、コンパイラは一般に、利用可能な命令の大部分、特に直交アドレッシング モードを無視していることにも気付いた。代わりに、コンパイラは任意の命令の最速バージョンを選択し、それを使用して小さなルーチンを構築している。これは、結果のコードに影響を与えずに命令の大部分を削除できることを示唆している。この 2 つの結論は連携して機能し、命令を削除すると命令オペコードが短くなり、命令ワード内のビットが解放されて、より大きなレジスタ セットから選択できるようになる。^[13]

電話交換機プログラムは1975年に中止されたが、その時点でチームは同じ設計でほぼあらゆるコードの実行において大幅なパフォーマンス向上が得られることを実証していた。シミュレーションでは、可能な限りレジスタを使用するように調整されたコンパイラは、従来の設計よりも約3倍高速にコードを実行できることが示された。やや驚くべきことに、レジスタの使用が改善されたため、同じコードは既存のマシンでも約50%高速に実行された。実際には、実験的なPL/8コンパイラ（PL/Iの若干の縮小版）は、既存のメインフレームではるかに高速に実行されるコードを一貫して生成した。^[13]

801の32ビット版は、 1981年にIBM ROMPとしてシングルチップの形で生産された。これは「Research OPD [Office Products Division] Micro Processor」の略である。^[15]このCPUは「ミニ」タスク用に設計され、後のIBMコンピュータの周辺機器インターフェイスやチャネルコントローラに使用された。また、1986年にはIBM RT PCのCPUとしても使用されたが、商業的には失敗に終わった。^{[16] 801は元の形では広く使用されなかったが、多くの研究プロジェクトに影響を与え、その中にはIBMのプロジェクトもあり、最終的には}IBM POWERアーキテクチャにつながった。^{[17] [18]}

1970 年代後半までに、801 は業界でよく知られるようになりました。これは、より複雑なチップを市場に投入できるようになった新しい製造技術と重なりました。1976年のZilog Z80には 8,000 個のトランジスタがあり、1979 年のMotorola 68000 (68k) には 68,000 個のトランジスタがありました。これらの新しい設計では、一般的に、新たに発見された複雑さを利用して命令セットを拡張し、より直交性を高めました。68k のように、ほとんどの設計では、マイクロコードを使用してこれを実行し、命令を読み取り、より単純な内部命令のシーケンスとして再実装しました。68k では、トランジスタの1/3がマイクロコーディングに使用されました。^[19]

1979年、デイビッド・パターソンはカリフォルニア大学バークレー校から休暇を取り、 DECの西海岸チームがVAXマイクロコードを改善するのを手伝いました。パターソンはコーディングプロセスの複雑さに衝撃を受け、それは不可能だと結論付けました。^[20]彼は最初、マイクロコーディングを改善する方法について論文を書きましたが、後に考えを変え、マイクロコード自体が問題であると判断しました。DARPA VLSIプログラムからの資金援助を受けて、パターソンはバークレーRISCプロジェクトを開始しました。今日ではほとんど知られていないこのプログラムは、チップ設計、製造、さらにはコンピュータグラフィックスの大きな進歩をもたらしました。バークレーチームは、IBMと同様に、 BSD Unixバリアントのさまざまなプログラムを検討した結果、ほとんどのプログラムが68kのさまざまな命令を使用していないことを発見しました。^[21]

パターソンの初期の研究では、従来の「多ければ多いほど良い」というアプローチの重要な問題を指摘した。全体的なパフォーマンスに重要な命令でさえ、マイクロコードを通過することで遅延が発生していた。マイクロコードを削除すれば、プログラムはより高速に実行される。また、マイクロコードは複雑な命令をステップに分割するため、代わりにコンパイラがこれを行うことができない理由はなかった。これらの研究は、他の変更がなくても、トランジスタを 1/3少なくしてより高速に動作するチップを作成できることを示唆した。^[21] RISC-I の元の論文では、次のように述べられている。^[22]

この余分なレベルの解釈を省略すると、チップサイズを縮小しながらパフォーマンスが向上するようです。^[22]

また、特定のアーキテクチャのマイクロコード実装では、複雑な操作は、同じことを行うより単純な操作のシーケンスよりも遅くなる傾向があることも発見されました。これは、多くの設計が急いで行われ、すべての命令を最適化または調整する時間がほとんどなかったという事実による影響の一部です。最も頻繁に使用される命令のみが最適化され、それらの命令のシーケンスは、そのシーケンスと同じ操作を実行する調整の少ない命令よりも高速になる可能性があります。悪名高い例の1つは、VAXのINDEX命令です。^[23]

バークレーの研究で、さらにいくつかの点が明らかになった。その中には、プログラムがサブルーチンの呼び出しと戻りにかなりの時間を費やしているという事実があり、これらの呼び出しを高速化することで全体的なパフォーマンスを改善できる可能性があるように思われた。このため、バークレーの設計では、多少の複雑さは犠牲になるものの、サブルーチンのパフォーマンスを大幅に改善できるレジスタ ウィンドウと呼ばれる方法が選択されました。[ 22 ^]また、数学的命令の大部分は単純な割り当てであり、実際に加算や減算などの演算を実行したのは 1/3 だけであることにも気付きました。しかし、これらの演算が実行されると、遅くなる傾向がありました。これにより、チップの大部分が制御とマイクロコードに割り当てられていた以前の設計とは対照的に、基礎となる算術データ ユニットに重点が置かれるようになりました。^[21]

その結果生まれたバークレーRISCは、パイプラインの使用とレジスタウィンドウの積極的な使用によるパフォーマンスの向上を基盤としていました。 ^{[23] [22]}従来のCPUではレジスタの数は少なく、プログラムはいつでも任意のレジスタを使用できます。レジスタウィンドウを備えたCPUでは、レジスタの数は膨大ですが（たとえば128）、プログラムが一度に使用できるのはそのうちの少数（たとえば8つ）だけです。プロシージャごとに8つのレジスタに制限するプログラムでは、非常に高速なプロシージャ呼び出しを行うことができます。呼び出しは、そのプロシージャで使用される8つのレジスタのセットまでウィンドウを8つ「下」に移動し、戻りでウィンドウを元の位置に戻します。^[24]バークレーRISCプロジェクトは1982年にRISC-Iプロセッサをリリースした。RISC -Iはわずか44,420個のトランジスタで構成され（当時の新しいCISC設計の平均は約100,000個）、命令数はわずか32個だったが、他のどのシングルチップ設計よりも優れた性能を発揮し、VAXよりも高い性能が推定された。 ^[22]その後、1983年に40,760個のトランジスタと39個の命令を備えたRISC-IIがリリースされ、RISC-Iの3倍以上の速度で動作した。^[22]

RISC プロジェクトがシリコンバレーで知られるようになると、 1981 年にスタンフォード大学で同様のプロジェクトが開始されました。このMIPSプロジェクトは、ジョン L. ヘネシーの大学院課程から発展し、1983 年に機能するシステムを開発し、1984 年までに簡単なプログラムを実行できるようになりました。^[25] MIPS のアプローチでは、積極的なクロック サイクルとパイプラインの使用を重視し、可能な限り「フル」に実行できるようにしました。^[25] MIPS システムの後に MIPS-X が続き、1984 年にヘネシーと彼の同僚はMIPS Computer Systems を設立して設計を商業的に生産しました。 [ ^{25] [26]このベンチャーは、} MIPSとも呼ばれる新しいアーキテクチャと、1985 年のR2000 マイクロプロセッサをもたらしました。^[26]

RISC コンセプトの全体的な哲学は 1980 年代後半までに広く理解され、 1987 年にMIPS-Xの設計者は次のように表現しました。

あらゆる命令フォーマットの目標は、1. 単純なデコード、2. 単純なデコード、3. 単純なデコードであるべきです。CPUのパフォーマンスを犠牲にしてコード密度を改善しようとする試みは、あらゆる機会に嘲笑されるべきです。^[27]

RISC と従来の CISC アプローチ間の競争も 1980 年代初頭の理論的分析の対象となり、たとえばプロセッサ パフォーマンスの鉄則につながりました。

2010年以来、カリフォルニア大学バークレー校では、研究目的および独自のISAの無料の代替として、新しいオープン標準 命令セットアーキテクチャー（ISA）であるBerkeley RISC-Vの開発が進められてきました。2014年現在、ユーザー空間ISAのバージョン2が修正されています。^[28]このISAは、小型の組み込みプロセッサに十分なベアボーンコアから、標準およびチップ設計者が定義した拡張機能とコプロセッサを使用してスーパーコンピュータやクラウドコンピューティングでの使用まで拡張できるように設計されています。ROCKET SoCを使用したシリコン設計でテストされており、CHISEL言語のオープンソースプロセッサジェネレーターとしても利用できます。

1980年代初頭、RISCのコンセプトには大きな不確実性がありました。懸念の1つはメモリの使用に関するものでした。モトローラ68kのような従来のプロセッサからの1つの命令は、おそらく6つのより単純なRISC命令で書き出される可能性があります。理論的には、メモリから命令を取得するのに時間がかかるため、システムの速度が低下する可能性があります。しかし、1980年代半ばまでに、このコンセプトは商業的に実行可能であると見なされるほど成熟しました。^{[16] [25]}

商用RISC設計は1980年代半ばに登場し始めた。Acorn ARM1は1985年4月に登場し、^[29] MIPS R2000は1986年1月に登場し、その後すぐにHewlett-PackardのPA-RISCが一部のコンピュータに搭載された。^[16]その間に、Berkeleyの取り組みは非常によく知られるようになり、最終的にはコンセプト全体の名前になった。1987年、Sun MicrosystemsはBerkeley RISC-IIシステムを直接ベースとしたSPARCプロセッサを搭載したシステムの出荷を開始した。 ^{[16] [30]}米国政府のコンピューティングおよび通信の革新に関する委員会は、RISCコンセプトの実行可能性が受け入れられたのはSPARCシステムの成功によるものだとしている。^{[16] 1989年までには多くのRISC CPUが利用可能になり、競争によって大量に販売された価格はMIPSあたり10ドルになり、}独占供給されていた Intel 80386よりもはるかに安くなった。 IBMのRISC CPU（ RT PCでのみ利用可能）の性能は他のCPUに比べて競争力が低かったが^[31]、SPARCの成功によりIBM内での関心が再燃し、1990年までに新しいRISCシステムがリリースされ、1995年までにRISCプロセッサは150億ドル規模のサーバー産業の基盤となった。^[16]

1980 年代後半までに、新しい RISC 設計は、従来の設計を大幅に上回る性能を発揮しました。その時点で、他のすべてのベンダーが独自の RISC 開発を開始しました。その中には、DEC Alpha、AMD Am29000、Intel i860およびi960、Motorola 88000、IBM POWER、そして少し遅れて IBM/Apple/Motorola PowerPCがありました。これらの多くは、同時代の他の製品に対して競争上の優位性を提供できなかったため、その後姿を消しました。残っているものも、ニッチな市場でのみ使用されるか、他のシステムの一部として使用されることが多く、これらの従来のベンダーの設計のうち、SPARC と POWER だけが、重要な市場を残しています。^[要出典]

ARMアーキテクチャは最も広く採用されているRISC ISAであり、当初はAcorn Archimedesなどの低コストで、熱制限のあるパッケージで高性能デスクトップコンピューティングを提供することを目的としていました。スーパーコンピュータリーグテーブルでは注目を浴びる一方で、当初は比較的低消費電力で冷却の実装であったため、すぐにレーザープリンタのラスターイメージ処理などの組み込みアプリケーションに採用されました。^[32] AcornはApple Inc、VLSIと提携して1990年にARM Ltdを設立し、研究開発費を分担してISAの新しい市場を開拓しました。ARMはTI、GEC、シャープ、ノキア、オラクル、デジタルと提携して低消費電力の組み込みRISC設計を開発し、当時はニッチだった市場セグメントをターゲットにしました。モバイル、自動車、ストリーミング、スマートデバイスコンピューティングの台頭により、ARMは最も広く使用されるISAとなり、同社はこれまでに出荷されたCPUのほぼ半分がARMであると推定しています。^[33]

RISC という用語の定式化から生じる定義に関する混乱と、比較的命令数 (または命令グループ) の少ないプロセッサ アーキテクチャを RISC アーキテクチャとして都合よく分類する傾向から、RISC を設計哲学として定義しようとする試みが生まれました。その試みの 1 つは、次のように表現されました。

RISC プロセッサには、パイプライン プロセッサによる効率的な実行と最適化コンパイラによるコード生成のために設計された命令セットがあります。

— マイケル・スレーター、マイクロプロセッサレポート^[34]

「縮小命令セット コンピュータ」というフレーズに対するよくある誤解は、命令が単純に削除され、その結果命令セットが小さくなるというものです。^[35] 実際、RISC 命令セットは長年にわたってサイズが大きくなり、今日では多くの CISC CPU よりも大きな命令セットを持つものが多くあります。^{[36] [37]} PowerPC などの一部の RISC プロセッサは、たとえば CISC IBM System/370と同じ大きさの命令セットを持っています。逆に、DEC PDP-8 (その命令の多くは複数のメモリ アクセスを伴うため明らかに CISC CPU です) には、8 つの基本命令といくつかの拡張命令しかありません。^[38] このフレーズの「縮小」という用語は、単一の命令が達成する作業量が、最大で 1 つのデータ メモリ サイクルにまで縮小されるという事実を説明するために意図されていました。これは、単一の命令を実行するために数十のデータ メモリ サイクルを必要とする可能性のある CISC CPU の「複雑な命令」と比較してです。^[39]

ロードストア アーキテクチャという用語が好まれる場合もあります。

RISC/CISC論争を見る別の方法は、コンパイラに公開されているものを考慮することです。CISCプロセッサでは、ハードウェアは内部的にレジスタとフラグビットを使用して、 などの単一の複雑な命令を実装しますSTRING MOVEが、それらの詳細はコンパイラから隠されています。RISCプロセッサの内部操作は「コンパイラに公開」されており、これが「興味深いものをコンパイラに委ねる」という頭字語につながっています。^{[40] [41]}

ほとんどのRISCアーキテクチャは固定長命令と単純なエンコーディングを採用しており、フェッチ、デコード、発行ロジックを大幅に簡素化しています。これがRISCアプローチの主な目標の1つです。^[22]

このうちのいくつかは、最近の 32 ビット形式への移行によってのみ可能になったものです。たとえば、一般的なプログラムでは、数値定数の 30% 以上が 0 または 1 で、95% が 1 バイトに収まり、99% が 16 ビット値に収まります。^[42]コンピューターが 8 ビットまたは 16 ビットのワードに基づいていたときは、1 つのメモリ ワードでオペコードと即値を組み合わせるのは困難でしたが、インクリメントやデクリメントなどの特定の命令では、別のオペコードを使用して暗黙的にこれを実現していました。対照的に、32 ビット マシンには即値をエンコードする十分な余地があり、そうすることで、値を取得するために 2 回目のメモリ読み取りを行う必要がなくなります。これが、多くの RISC プロセッサーが 12 ビットまたは 13 ビットの定数を命令ワードに直接エンコードできる理由です。^[22]

MIPS や RISC 設計の場合のように 13 ビットの定数領域を想定すると、命令のエンコードにさらに 19 ビットを使用できます。これにより、オペコードと 1 つまたは 2 つのレジスタの両方を示すのに十分なスペースが残ります。レジスタ間の演算 (主に数学と論理) には、使用されている 2 つまたは 3 つのレジスタをエンコードするのに十分なビットが必要です。ほとんどのプロセッサは、 という形式の 3 オペランド形式を使用しますA = B + C。この場合、3 つのレジスタ番号が必要です。プロセッサに 32 個のレジスタがある場合、各レジスタには 5 ビットの番号が必要で、合計 15 ビットになります。これらのレジスタの 1 つを即値に置き換えても、残りの 2 つのレジスタとオペコードをエンコードするのに十分なスペースがまだあります。 や などのマルチワード システムでよく見られる命令はINC、DEC命令を実行する前に読み取る必要があるワード数を減らしますが、RISC では 1 つのレジスタと即値 1 で実行できるため不要です。^[22]

オリジナルの RISC-I 形式は、この概念の標準的な例であり続けています。この形式では、オペコードに 7 ビット、条件コードに 1 ビットのフラグ、次の 5 ビットをデスティネーション レジスタ、次の 5 ビットを最初のオペランドに使用します。これにより、14 ビットが残り、最初のビットは、次の 13 ビットに即値が含まれているか、または 5 ビットのみを使用して 2 番目のオペランドのレジスタを示すかを示します。^[22]より複雑な例としては、オペコードに 6 ビットのみを使用し、その後に 2 つの 5 ビット レジスタが続く MIPS エンコーディングがあります。残りの 16 ビットは、16 ビットの即値として、または 5 ビットのシフト値 (シフト操作でのみ使用され、それ以外の場合は 0) として、2 つの方法で使用できます。残りの 6 ビットは、オペコードの拡張として使用できます。レジスタ間の算術演算の場合、オペコードは 0 で、最後の 6 ビットに実際のコードが含まれます。即値を使用する場合は、先頭の通常のオペコード フィールドを使用します。^[43]

32 ビット命令の欠点の 1 つはコード密度の低下です。これは、RISC アーキテクチャが本来提供するように設計されたワークステーションやサーバー市場よりも、組み込みコンピューティングでは不利な特性です。この問題に対処するために、SuperH (1992)、ARM Thumb (1994)、^[44] MIPS16e (2004)、Power Variable Length Encoding ISA (2006)、RISC-V、Adapteva Epiphanyなどのいくつかのアーキテクチャでは、オプションで機能が削減された短縮された圧縮命令セットが用意されています。一般に、これらの命令は、より少数のレジスタとより少ないビットを即値に公開し、命令から 1 つのレジスタ番号を削除するために 2 つのオペランド形式を使用することが多いです。16 個のレジスタを持つシステムでの 2 つのオペランド形式では、レジスタ番号に 8 ビットが必要で、オペコードやその他の用途に別の 8 ビットが残ります。SH5もこのパターンに従っていますが、逆方向に進化しており、元の 16 ビット エンコーディングに長い 32 ビット命令が追加されています。

RISCの最も特徴的な点は、1サイクルあたり少なくとも1つの命令を実行することです。^[31]シングルサイクル操作は、「コンピュータの命令ストリームを支配する単純な機能を迅速に実行すること」と説明されており、単一の命令ストリームに対して1サイクルあたり1命令に近い平均スループットを実現しようとしています。^[45]

RISC アーキテクチャのその他の機能は次のとおりです。

• コアロジック専用のトランジスタが大幅に減少し、これにより設計者はレジスタセットのサイズを拡大し、内部の並列性を高めることができました。^[要出典]
• 命令フォーマットは統一されており、オペコードを同じビット位置に持つ単一ワードを使用してデコードを簡素化します。
• すべての汎用レジスタは、すべての命令のソース/デスティネーションとして同じように使用できるため、コンパイラの設計が簡素化されます（浮動小数点レジスタは別々に保持されることが多い）。
• 命令シーケンスによって実行される複雑なアドレッシングを備えたシンプルなアドレッシングモード
• ハードウェア内のデータ型が少ない（バイト文字 列や2進化10進数[BCD]などはない）

RISC 設計では、命令ストリームとデータ ストリームが概念的に分離されているハーバード メモリ モデルが採用される可能性も高くなります。つまり、コードが保持されているメモリを変更しても、少なくとも特別な同期命令が発行されるまでは、プロセッサによって実行される命令には影響しません (CPU には命令キャッシュとデータキャッシュが別々にあるため)。命令キャッシュとデータ キャッシュが別々にある CISC プロセッサでは、通常、古いプロセッサとの下位互換性を保つために、それらのキャッシュが自動的に同期されます。

初期の RISC 設計の多くには、分岐遅延スロット(ジャンプまたは分岐の直後の命令空間)という共通の特徴もありました。この空間の命令は、分岐が行われるかどうかに関係なく実行されます (つまり、分岐の効果が遅延されます)。この命令は、分岐を実行するために通常必要な余分な時間、CPU のALU をビジー状態にします。今日では、分岐遅延スロットは、一部の RISC 設計を実装するための特定の戦略の残念な副作用であると考えられており、現代の RISC 設計では一般にこれを廃止しています (PowerPC や、より新しいバージョンの SPARC および MIPS など)。^{[引用が必要]}

1975 年頃の最初の RISC と名付けられた設計の特徴として、当時のメモリ制限のあるコンパイラでは手動のアセンブリ コーディングを容易にするための機能が利用できないことが多かったこと、複雑なアドレッシング モードでは追加のメモリ アクセスが必要になるため実行に多くのサイクルが必要になることが挙げられます。^{このような機能は、}より単純な命令のシーケンスの方が、多くのレジスタのためのスペースを確保できるほど実装が小さくなり、低速のメモリ アクセスの回数が減るのであれば、より効率的に実行できると [誰が?] 主張しました。これらの単純な設計では、ほとんどの命令の長さは均一で構造も似ており、算術演算は CPU レジスタに制限され、メモリにアクセスするのはロード命令とストア命令のみです。これらの特性により、パイプライン ステージのバランスが以前よりも改善され、RISC パイプラインの効率が大幅に向上し、クロック周波数を高くすることができます。

RISC とその他の設計の両方のさらに別の推進力は、実際のプログラムでの実用的な測定から生まれました。アンドリュー・タネンバウムは、これらの多くをまとめ、プロセッサには大きすぎる即値がある場合が多いことを実証しました。たとえば、彼は、プログラム内のすべての定数の 98% が 13ビットに収まるにもかかわらず、多くの CPU 設計では定数を格納するために 16 ビットまたは 32 ビットを割り当てていることを示しました。これは、メモリ アクセスの回数を減らすために、固定長マシンが命令語自体の未使用ビットに定数を格納し、CPU が必要とするときにすぐに準備できるようにできることを示唆しています (従来の設計での即値アドレッシングとよく似ています)。これには、32 ビットの命令語に適切なサイズの定数のためのスペースを残すために、小さなオペコードが必要でした。

現実世界のプログラムの多くは、ほとんどの時間を単純な操作の実行に費やしているため、一部の研究者は、それらの操作を可能な限り高速化することに重点を置くことにしました。CPUのクロック レートは、命令の最も遅いサブ操作を実行するのにかかる時間によって制限されます。サイクル タイムを短縮すると、他の命令の実行が高速化されることがよくあります。 ^[46]「縮小命令」に重点を置いた結果、結果として得られるマシンは「縮小命令セット コンピュータ」(RISC) と呼ばれるようになりました。目標は、命令を非常に単純にしてパイプライン化しやすくし、高周波数で単一クロックのスループットを達成することでした。これは、「重要な算術演算とレジスタ転送」をパイプライン化するのが困難であると考えられていた CISC 設計とは対照的でした。^[47]

その後、RISCプロセッサの最も重要な特徴の1つは、外部メモリにロード命令またはストア命令でのみアクセスできることであると指摘されました。他のすべての命令は内部レジスタに制限されていました。これにより、プロセッサ設計の多くの側面が簡素化されました。命令を固定長にすることができ、パイプラインが簡素化され、メモリアクセスの完了の遅延（キャッシュミスなど）に対処するためのロジックが2つの命令に分離されました。これにより、RISC設計はロードストアアーキテクチャと呼ばれるようになりました。^[48]

一部の CPU は、非常に小さな命令セットを持つように特別に設計されていますが、これらの設計は従来の RISC 設計とは大きく異なるため、最小命令セット コンピューター(MISC) やトランスポート トリガー アーキテクチャ(TTA) など、別の名前が付けられています。

RISCアーキテクチャは、 x86ベースのプラットフォームが依然としてプロセッサアーキテクチャの主流となっているデスクトップPCやコモディティサーバー市場では伝統的にほとんど成功を収めてこなかった。しかし、より高性能なシステム向けにARMベースのプロセッサが開発されているため、この状況は変わるかもしれない。 ^[49] Cavium、AMD、Qualcommなどのメーカーは、ARMアーキテクチャに基づくサーバープロセッサをリリースしている。^{[50] [51]} ARMはさらに、 2017年にCrayと提携してARMベースのスーパーコンピュータを製造した。^[52]デスクトップでは、マイクロソフトはQualcommとの提携の一環として、2017年にQualcomm SnapdragonベースのデバイスでWindows 10のPCバージョンをサポートする予定であると発表した。これらのデバイスは、32ビットx86コードをARM64コードに変換するx86プロセッサエミュレーターを介して、32ビットx86用にコンパイルされたWindowsアプリケーションをサポートする。^{[53] [54]} Appleは、MacのデスクトップおよびラップトップコンピューターをIntelプロセッサから、Appleシリコンと呼ばれる自社開発のARM64ベースのSoCに移行すると発表しました。Apple M1プロセッサを使用した最初のコンピューターは、2020年11月にリリースされました。^[55] Appleシリコンを搭載したMacは、x86-64からARM64へのトランスレータであるRosetta 2を使用してx86-64バイナリを実行できます。 ^[56]

しかし、デスクトップ分野以外では、ARM RISCアーキテクチャはスマートフォン、タブレット、さまざまな組み込みデバイスで広く使用されています。初期のRISC設計は現代のCISC設計とは大きく異なっていましたが、2000年までにRISCラインの最高性能CPUはCISCラインの最高性能CPUとほとんど区別がつかなくなりました。^{[57] [58] [59]}

RISCアーキテクチャは現在、スマートフォンやタブレットPCから、 2020年11月時点でTOP500リストで最速の富岳や、それに続く3つのSummit、Sierra、Sunway TaihuLightなどの世界最速のスーパーコンピュータに至るまで、さまざまなプラットフォームで使用されています。 ^[60][update]

21世紀の初めまでに、ローエンドおよびモバイルシステムの大部分はRISCアーキテクチャに依存していました。^[61]例としては次のようなものがあります。

• ARMアーキテクチャは、低電力および低コストの組み込みシステム (2014 年では通常 200～1800 MHz) の市場を支配しています。ほとんどのAndroidベースのシステム、Apple iPhone、iPod Touch、iPad、Apple Watch、Apple TV、Palm、Microsoft Windows Phone (旧Windows Mobile / Windows CE)、RIMデバイス、任天堂Game Boy Advance、DS、3DS、Switch、Raspberry Piなど、多数のシステムで使用されています。
• IBM の PowerPC は、 GameCube、Wii、PlayStation 3、Xbox 360、Wii U などのゲーム機に使用されました。
• MIPSライン (かつては多くの SGI コンピュータで使用されていました)は、PlayStation 、 PlayStation 2、Nintendo 64、PlayStation Portableゲーム コンソール、およびLinksys WRT54G シリーズなどの住宅用ゲートウェイで使用されていました。
• 日立のSuperH は、もともとセガの スーパー 32X、サターン、ドリームキャストで広く使用されていましたが、現在はルネサスによってSH4として開発され、販売されています。
• Atmel AVR は、 Xboxハンドヘルド コントローラーやArduinoオープン ソース マイクロコントローラー プラットフォームからBMW車まで、さまざまな製品に使用されています。
• RISC-V は、バークレーのオープン スタンダードRISC ISAの現在のバージョン であり、32 ビットまたは 64 ビットのアドレス空間、小さなコア整数命令セット、およびコード密度を高めるための実験的な「圧縮」ISA を備え、標準および特殊目的の拡張用に設計されています。

• IBMのPowerPCアーキテクチャは、1994年にモトローラ68000ファミリープロセッサから切り替えてから、2005年にインテルx86プロセッサに移行するまで、 AppleのMacintoshコンピュータで使用されていました。^[62]
• 一部のChromebookは2012年からARMベースのプラットフォームを使用しています。^[63]
• Appleは、 Intelプロセッサから移行して以来、デスクトップおよびラップトップコンピュータのラインナップにARMアーキテクチャに基づく自社設計のプロセッサを使用しており、 ^[64]最初のそのようなコンピュータは2020年11月にリリースされました。^[55]
• マイクロソフトはSurfaceシリーズにQualcomm ^[65] ARMベースのプロセッサを採用している。HP社とレノボはARMベースのQualcomm Snapdragonを搭載したWindows PCをリリースしている。

• MIPS、Silicon Graphics社製(2006 年に MIPS ベースのシステムの製造を中止)。
• SPARC、Oracle (旧Sun Microsystems ) および富士通。
• IBMのIBM POWER アーキテクチャ、PowerPC、およびPower ISA は、IBM の多くのスーパーコンピュータ、ミッドレンジ サーバー、およびワークステーションで使用されています。
• Hewlett-PackardのPA-RISC (HP-PA とも呼ばれる) (2008 年末に廃止)。
• Alpha は、 Digital Equipment Corporation、その後Compaq、そして最後にHewlett-Packard (HP) のシングルボードコンピュータ、ワークステーション、サーバー、スーパーコンピュータで使用されました(2007 年現在、製造中止)。
• RISC-Vは、64 ビットまたは 128 ビットのアドレス空間と、浮動小数点、アトミック、およびベクトル処理で拡張された整数コアを備えた 5 番目の Berkeley RISC ISA であり、ネットワーク、I/O、およびデータ処理の命令で拡張できるように設計されています。64 ビット スーパースカラー設計の仕様「Rocket」はダウンロード可能です。これは、European Processor Initiativeプロセッサに実装されています。
• ARMアーキテクチャは現在クラウドプロバイダーがサーバーに使用しています。一例として、AWSプラットフォーム上のさまざまなサービスに使用されているAWS Gravitonシリーズプロセッサがあります。 ^[66] ARMは、2020年に世界最速のスーパーコンピューターである富岳を作成するために富士通A64FXチップにも使用されました。

RISC アーキテクチャは実装が比較的簡単で、たとえば FPGA実装やプロトタイピングに適しているため、オープンソース プロセッサやソフト マイクロプロセッサで人気が高まっています。例を次に示します。

• OpenRISC は、2000 年に初めて導入されたオープン命令セットおよびマイクロアーキテクチャです。
• オープンMIPSアーキテクチャでは、2019年の一部期間、登録されたMIPS開発者はロイヤリティフリーで仕様を無料で使用できました。^[67]
• OpenSPARCでは、2005 年に Sun が Ultra Sparc のドキュメントと仕様を GPLv2 の下でリリースしました。
  • LEON は、 SPARC V8 命令セットのオープンソースの耐放射線実装です(宇宙アプリケーションを対象)。
• Libre-SOC は、ビデオと 3D グラフィックスの拡張機能を備えたPower ISAに基づくオープン ソースSoCです。
• RISC-Vは2010年にバークレーRISCバージョン5の仕様、ツールチェーン、ブランドを非商用目的で無料で利用できるようにしました。^[68]
• SuperH-J Coreでは、2015 年に、特許が切れた日立 SuperH RISC ISA のクリーン ルーム実装を提供するプロジェクトが開始されました。
• ARMは2018年に、FPGAサプライヤーのXilinxと提携して、ARM DesignStartで、一部の古いCPUコアのFPGA仕様を含むARMのIPの一部への無料アクセスの提供を開始しました。^[69]

2022年、スティーブ・ファーバー、ジョン・L・ヘネシー、デビッド・A・パターソン、ソフィー・M・ウィルソンは、縮小命令セットコンピュータ（RISC）チップの発明、開発、実装への貢献により、米国工学アカデミーからチャールズ・スターク・ドレイパー賞を受賞しました。^{[70] [71]}

• 明示的に並列命令の計算
• 命令セットコンピューティングなし
• 1命令セットコンピュータ
• 非常に長い命令語