スーパーH

SuperH (またはSH ) は、日立が開発し、現在はルネサスが製造している32ビットの 縮小命令セットコンピューティング(RISC)命令セットアーキテクチャ(ISA)です。組み込みシステム用のマイクロコントローラやマイクロプロセッサによって実装されています。

発表当時、SuperH は 32 ビット アーキテクチャにもかかわらず、固定長の 16 ビット命令を備えていることで有名でした。より小さな命令を使用することで、レジスタ ファイルが小さくなり、命令は一般に 2 つのオペランド形式になりました。しかし、SuperH が対象としていた市場にとって、これはメモリとプロセッサ キャッシュの効率性の向上に対する小さな代償でした。

SH-5 以降の設計バージョンには、16 ビットと 32 ビットの両方の命令が含まれ、CPU 内部で 16 ビット バージョンが 32 ビット バージョンにマッピングされました。これにより、マシン コードは、メモリを節約するために短い命令を引き続き使用することができ、完全に独立した命令である場合に必要な命令デコード ロジックの量を要求しませんでした。この概念は現在、圧縮命令セットとして知られており、他の企業でも使用されています。最も有名な例は、ARMのThumb命令セットです。

2015 年に、SuperH アーキテクチャの元の特許の多くが期限切れとなり、SH-2 CPU はJ2 という名前で オープンソース ハードウェアとして再実装されました。

SuperH プロセッサ コア ファミリは、 1990 年代初頭に日立によって初めて開発されました。設計コンセプトは、一連のCPU コア間で上位互換性のある単一の命令セット(ISA) を実現することでした。

これまで、この種の設計上の問題はマイクロコードを使用して解決され、シリーズのローエンド モデルでは、実装されていない命令を一連のより基本的な命令として実行していました。たとえば、「ロング乗算」(2 つの 32 ビット レジスタを乗算して 64 ビットの積を生成する) は、ハイエンド モデルではハードウェアで実装される可能性がありますが、ローエンド モデルでは一連の加算として実行されます。

RISCコンセプトの開発中に判明した重要な点の 1 つは、マイクロコードのデコード時間には限りがあり、プロセッサが高速化するにつれて、これが許容できないパフォーマンス オーバーヘッドとなるということであった。これに対処するため、日立は代わりにライン全体に対して単一の ISA を開発し、サポートされていない命令はハードウェア サポートを含まない実装でトラップを引き起こすようにした。たとえば、ラインの初期モデルである SH-1 と SH-2 は、64 ビット乗算のサポートのみが異なる。SH-2 はMUL、DMULS、 をサポートしていたDMULUが、SH-1 ではこれらに遭遇するとトラップが発生する。^[3]

SH-1は基本モデルで、合計56個の命令をサポートしていました。SH-2では64ビットの乗算と分岐などの追加コマンドが追加され、合計62個の命令がサポートされるようになりました。^{[3] SH-1とSH-2は}セガサターン、セガ32X、カプコンCPS-3で使用されました。^[4]

ISA は32 ビット命令よりもコード密度を高めるために16 ビット命令を使用します。これは、メイン メモリの高コストとキャッシュの実装コストが高かった当時は重要でした。2023 年現在でも、コード密度は小型組み込みシステムや大規模マルチコア プロセッサにとって依然として重要です。このアプローチの欠点は、レジスタ番号や定数値をエンコードするために使用できるビット数が少ないことです。オリジナルの SuperH ISA では、汎用レジスタは 16 個しかなく、ソースに 4 ビット、デスティネーションにさらに 4 ビット必要でした。ただし、一部の命令には、追加のオペランドとして暗黙の R0、R15、またはシステム レジスタがあります。命令オペコードの長さは 4、8、12、または 16 ビットで、残りの 4 ビット フィールドはさまざまな方法でレジスタまたは即値オペランドに使用されます。SH-2 には 12 種類の命令があり、合計 142 の命令があります。^[5]

遅延分岐はSH-1とSH-2の両方に導入されています。無条件分岐命令には1つの遅延スロットがあります。^[6]

数年後、SH-3コアがファミリに追加されました。新しい機能には、別の割り込みコンセプト、メモリ管理ユニット（MMU）、および変更されたキャッシュコンセプトが含まれていました。これらの機能には拡張された命令セットが必要であり、合計68個の新しい命令が追加されました。^[3] SH-3はバイエンディアンであり、ビッグエンディアンまたはリトルエンディアンのバイト順序で実行されます。

SH-3 コアにはDSP拡張機能も追加され、当時は SH-3-DSP と呼ばれていました。効率的な DSP 処理のための拡張データ パス、特殊なアキュムレータ、専用のMAC型 DSP エンジンを備えたこのコアは、DSP と RISC プロセッサの世界を統合しました。DSP の派生品は、オリジナルの SH-2 コアでも使用されました。

1994年から1996年の間に、世界中で3,510万台のSuperHデバイスが出荷されました。^[7]

1997年、日立とSTマイクロエレクトロニクス（STM）はドリームキャスト用のSH-4の設計で協力し始めました。SH-4はスーパースカラー（双方向）命令実行とベクトル 浮動小数点ユニット（特に3Dグラフィックスに最適）を特徴としていました。SH-4をベースにした標準チップは1998年頃に導入されました。^[8]

2001年初頭、日立とSTMはIP会社SuperH, Inc.を設立し、SH-4コアを他社にライセンス供与し、SuperHの64ビット領域への最初の動きとなるSH-5アーキテクチャを開発しました。それ以前のSH-1から3は日立の所有物のままでした。^{[8] [9]}

2003年、日立と三菱電機はルネサステクノロジという合弁会社を設立し、日立が55%を出資した。2004年、ルネサステクノロジはSTマイクロエレクトロニクスのSuperH Inc.の株式を取得し、SHコアのライセンスも取得した。^{[10]ルネサステクノロジはその後、} NECエレクトロニクスとの合併によりルネサスエレクトロニクスとなった。

SH-5 の設計では、SH-4 命令セットのユーザー モード命令に相当する SHcompact モードと、64 個の 64 ビット整数レジスタとSIMD命令を使用する 32 ビット命令を使用する点で大きく異なる SHmedia モードの 2 つの動作モードがサポートされていました。SHmedia モードでは、分岐(ジャンプ)の宛先は、実際の分岐命令とは別に分岐レジスタにロードされます。これにより、プロセッサは命令ストリームをスヌープすることなく、分岐の命令をプリフェッチできます。コンパクトな 16 ビット命令エンコーディングとより強力な 32 ビット命令エンコーディングの組み合わせは、SH-5 に固有のものではありません。ARMプロセッサには 16 ビットThumbモード ( ARMは SuperH から Thumb 用のいくつかの特許のライセンスを取得しました^[11] ) があり、MIPSプロセッサには MIPS-16 モードがあります。ただし、SH-5 は、下位互換性モードが 32 ビット エンコーディングではなく 16 ビット エンコーディングであるという点で異なります。

最後の進化のステップは 2003 年頃に起こり、SH-2 から SH-4 までのコアがスーパースカラー SH-X コアに統合され、以前のアーキテクチャの一種の命令セット スーパーセットが形成され、対称型マルチプロセッシングのサポートが追加されました。

2010年以降、SuperH CPUコア、アーキテクチャ、製品はルネサスエレクトロニクスに引き継がれ、アーキテクチャはSH-2、SH-2A、SH-3、SH-4、SH-4Aプラットフォームを中心に統合されています。SH-3、SH-4、SH-4Aマイクロプロセッサをベースにしたシステムオンチップ製品は、その後、Arm Ltd.からライセンスを受けたCPUコアをベースにした新世代製品に置き換えられましたが、既存モデルの多くはルネサス製品長期供給プログラムを通じて2025年3月まで販売されています。^[12]

2021年現在、SH-2AをベースにしたSH72xxマイクロコントローラは、Arm、RX、RH850など他のいくつかのアーキテクチャをベースにした新製品とともに、ルネサスによって2029年2月までの供給が保証されて販売され続けています。

SH-2の最後の特許は2014年に失効した。LinuxCon Japan 2015で、j-coreの開発者は拡張機能を備えたSH-2 ISAのクリーンルーム再実装（期限が切れていない商標のため「J2コア」と呼ばれる）を発表した。[ 11 ] [ ^{13 ]}その後、ELC 2016で設計ウォークスルーが発表された。^[14]

J2 コア用のオープンソース BSD ライセンス VHDL コードは、Xilinx FPGA および TSMC の 180 nm プロセスで製造された ASIC で実証されており、μClinux を起動すること ができます。[ 11 ] J2はSH ^- 2 と下位 ISA 互換で、命令とデータのメモリ インターフェイスが別々に備わった 5 段パイプラインとして実装され、マシン生成の命令デコーダーが高密度で複雑な (他の RISC マシンと比較して) ISA をサポートします。追加の命令は簡単に追加できます。J2 は、動的シフト (SH-3 以降の命令パターンを使用)、拡張アトミック操作 (スレッド プリミティブに使用)、対称型マルチプロセッサ サポート用のロック/インターフェイスの命令を実装しています。関連する特許が 2016 年から 2017 年にかけて期限切れになるため、SH-2A (「J2+」として) および SH-4 (「J4」として) 命令セットを実装する予定です。^{[11] [更新が必要]}

SuperHのいくつかの特徴は、このアーキテクチャに基づく新しいコアを設計する動機として挙げられている。^[11]

• ARMやMIPSなどの他の32ビットRISC ISAと比較して高いコード密度^[15]は、キャッシュとメモリ帯域幅のパフォーマンスに重要です。
• 既存のコンパイラとオペレーティングシステムのサポート（Linux、Windows Embedded、QNX ^[13]）
• 特許の有効期限が切れた現在、 ASIC の製造コストは極めて低くなっています ( TSMC の 180 nm プロセスによるデュアルコア J2 コアの場合、約0.03 米ドル)。
• 特許およびロイヤリティフリー（BSDライセンス）の実装
• 完全かつ活発なコミュニティサポート
• ゼロコストFPGAツール向けの低コストハードウェア開発プラットフォームの提供
• CPUおよびSoC RTL生成および統合ツール、FPGAおよびASICポータブルRTLおよびドキュメントの作成
• オープンソースの設計、生成、シミュレーション、検証環境を備えたクリーンでモダンなデザイン

SuperH CPU コア ファミリには以下が含まれます。

• SH-1 – 深く組み込まれたアプリケーション ( CD-ROMドライブ、主要な家電製品など)のマイクロコントローラで使用されます。
• SH-2 – より高いパフォーマンスが求められるマイクロコントローラ、ネットワーク アプリケーション、およびセガ サターンやセガ 32Xアドオンなどのビデオ ゲーム コンソールで使用されています。SH-2 は、スバル、三菱、マツダなど、多くの自動車エンジン制御ユニットアプリケーションにも使用されています。
• SH-2A – SH-2A コアは、SH-2 コアの拡張版で、いくつかの追加命令が含まれていますが、最も重要なのは、スーパースカラ アーキテクチャ (1 サイクルで複数の命令を実行可能) と 2 つの 5 ステージ パイプラインに移行していることです。また、15 個のレジスタ バンクが組み込まれているため、6 クロック サイクルの割り込み遅延を実現できます。モーター制御アプリケーションだけでなく、マルチメディア、カー オーディオ、パワートレイン、自動車ボディ制御、オフィス + ビル オートメーションにも優れています。
• SH-DSP – 当初は携帯電話市場向けに開発され、その後、JPEG圧縮などの DSP パフォーマンスを必要とする多くの消費者向けアプリケーションで使用されました。
• SH-3 – Jornadaなどのモバイルおよびハンドヘルドアプリケーションに使用され、 Windows CEアプリケーションに強く、長年カーナビゲーション市場で販売されています。Cave CV1000も、セガNAOMIハードウェアのCPUと同様に、このCPUを使用しています。Korg Electribe EMXおよびESX音楽制作ユニットもSH-3を使用しています。^[16]
• SH-3-DSP – 主にマルチメディア端末やネットワークアプリケーションで使用され、プリンタやファックス機にも使用される
• SH-4 – 車載マルチメディア端末、ビデオゲーム機（特にドリームキャスト）、セットトップボックスなど、高性能が求められる用途で使用される。
• SH-5 – ハイエンドの64ビットマルチメディアアプリケーションで使用される
• SH-X – エンジン制御ユニット、車載マルチメディア機器、セットトップボックス、携帯電話など、さまざまな種類（DSP または FPU ユニットの有無にかかわらず）で使用される主流のコア
• SH-Mobile – SuperHモバイルアプリケーションプロセッサ。ベースバンドLSIからアプリケーション処理をオフロードするように設計

SH-2 は、高いコード密度を実現する 16 ビット固定命令長を備えた 32 ビット RISC アーキテクチャであり、DSP アルゴリズム用のハードウェア積和演算(MAC) ブロックを備え、5 段パイプラインを備えています。

SH-2 では、すべてのROMなしデバイスにキャッシュが搭載されています。

16 個の汎用レジスタ、ベクトル ベース レジスタ、グローバル ベース レジスタ、およびプロシージャ レジスタを提供します。

現在、SH-2 ファミリは、32 KB のオンボード フラッシュから ROM なしのデバイスまで多岐にわたります。CAN、イーサネット、モーター制御タイマー ユニット、高速 ADC などのさまざまな周辺機器を備えたさまざまなデバイスで使用されています。

SH-2A は、いくつかの 32 ビット命令を追加した SH-2 コアのアップグレード版です。2006 年初頭に発表されました。

SH-2A コアの新機能は次のとおりです。

• スーパースカラアーキテクチャ: 2つの命令を同時に実行
• ハーバード建築
• 2つの5段パイプライン
• 16ビットと32ビットの命令の混合
• 6 サイクルで割り込み応答するための 15 個のレジスタ バンク。
• オプションのFPU

SH-2A ファミリは現在、16 KB から までの幅広いメモリ領域をカバーし、ROM なしのバリエーションも多数含まれています。デバイスには、CAN、イーサネット、USBなどの標準周辺機器のほか、モーター制御タイマー、TFTコントローラ、自動車のパワートレイン アプリケーション専用の周辺機器など、アプリケーション固有の周辺機器も搭載されています。

SH-4 は RISC CPU であり、セガのDreamcastやNAOMIゲーム システムなどのマルチメディア アプリケーションで主に使用するために開発されました。SH-4 には、標準の 32 ビット整数処理と 16 ビット命令サイズに加えて、はるかに強力な浮動小数点ユニット^[注]と追加の組み込み関数が含まれています。

SH-4 の機能は次のとおりです。

• 4 つの浮動小数点乗算器を備えた FPU。32 ビット単精度浮動小数点と 64 ビット倍精度浮動小数点をサポートします。
• 4D浮動小数点ドット積演算と行列ベクトル乗算
• 128 ビット浮動小数点バスにより、データ キャッシュから 3.2 GB/秒の転送速度を実現
• 32 ビットのメモリ アドレス指定を備えた 64 ビットの外部データ バスにより、最大 4 GB のアドレス指定可能なメモリ (バイト アドレス指定を参照) を 800 MB/秒の転送速度で実現します。
• 割り込み、DMA、電源管理コントローラを内蔵

^カシオ用に作られたカスタム SH-4、SH7305 には FPU がありません。

SH-5は64ビットRISC CPUです。^[17]

シミュレーションされていないSH-5ハードウェアはほとんどリリースされておらず^[18]、現在も使用されているSH-4とは異なり、SH-5のサポートはGCC ^[19]とLinuxから削除されました。

• SuperH RISC Engine SH-1/SH-2 プログラミングマニュアル(PDF) . Hitachi Americal Ltd. 1996 年 9 月 3 日. 2020 年 12 月 6 日閲覧。
• SH-4 CPU コア アーキテクチャ(PDF) . STMicroelectronics および Hitachi Ltd. 2002 年 9 月 12 日. ADCS 7182230F . 2020 年 12 月 6 日閲覧。

• Renesas SuperH、製品、ツール、マニュアル、アプリケーションノート、情報
• J-core オープンプロセッサ
• GitHub上の J-core
• Linux SuperH 開発リスト
• DCTP - 日立 200 MHz SH-4 ( Wayback Machineより) (2016 年 8 月 10 日アーカイブ)
• SH4 用の Debian 移植進行中
• Chen, Raymond (2019 年 8 月 5 日)。「SuperH-3、パート 1: はじめに」。The Old New Thing (ブログ) 。2024年 1 月 22 日閲覧。 マイクロプロセッサのプログラミングに関する 15 部構成のシリーズ。