Loading article…
| 周辺コンポーネント相互接続エクスプレス | |
 ロゴ | |
| 作成年 | 2003年 |
|---|---|
| 作成者 | |
| 優先する | |
| 幅（ビット単位） | 1レーンあたり1台[1] (最大16レーン) |
| デバイス数 | 各接続の各エンドポイントに1つずつ。[a] |
| スピード | デュアルシンプレックス、最大 242 GB/秒 |
| スタイル | シリアル |
| ホットプラグインターフェース | はい（ExpressCard、OCuLink、CFexpress、またはU.2を使用） |
| 外部インターフェース | はい（OCuLinkまたはPCI Express外部ケーブル使用） |
| Webサイト | ホームページ |
- PCI Express x4
- PCI エクスプレス x16
- PCI Express x1
- PCI エクスプレス x16
- 従来の PCI (32 ビット、5 V)
PCI Express（Peripheral Component Interconnect Express）は、正式にはPCIeまたはPCI-eと略され、[2]、古いPCI、PCI-X、およびAGPバス規格を置き換えるために設計された高速シリアル コンピュータ 拡張バス規格です。これは、パーソナルコンピュータのグラフィックスカード、キャプチャカード、サウンドカード、ハードディスクドライブホストアダプタ、SSD、Wi-Fi、およびイーサネットハードウェア接続の一般的なマザーボードインタフェースです。 [3] PCIeは、最大システムバススループットの向上、I/Oピン数の削減、物理的フットプリントの縮小、バスデバイスのパフォーマンススケーリングの向上、より詳細なエラー検出および報告メカニズム（Advanced Error Reporting、AER）、[4]およびネイティブホットスワップ機能など、古い規格に比べて数多くの改善が加えられています。PCIe規格の最近の改訂版では、 I/O仮想化のハードウェアサポートが提供されています。
PCI Express の電気インターフェースは、同時レーンの数で測定されます。[5] (レーンとは、データの単一の送受信ラインで、両方向に 1 車線の交通がある「1 車線の道路」に似ています。) このインターフェースは、他のさまざまな標準でも使用されています。最も有名なのは、ExpressCardと呼ばれるラップトップ拡張カード インターフェースです。また、 SATA Express、U.2 (SFF-8639)、M.2のストレージ インターフェースでも使用されています。
正式な仕様は、従来の PCI仕様も維持している 900 社を超える企業で構成されるグループであるPCI-SIG (PCI Special Interest Group )によって維持および開発されています。
建築
白い「ジャンクションボックス」はPCI Expressデバイスのダウンストリームポートを表し、灰色のものはアップストリームポートを表します。[6] : 7
概念的には、PCI Express バスは、古い PCI/PCI-X バスの高速シリアル代替品です。 [8] PCI Express バスと古い PCI の主な違いの 1 つは、バス トポロジです。PCI は共有パラレル バスアーキテクチャを使用し、PCI ホストとすべてのデバイスがアドレス、データ、および制御ラインの共通セットを共有します。対照的に、PCI Express はポイントツーポイントトポロジに基づいており、すべてのデバイスがルートコンプレックス(ホスト)に接続されています。共有バス トポロジのため、古い PCI バスへのアクセスは調停され (複数のマスターの場合)、一度に 1 つのマスターに、一方向に制限されます。さらに、古い PCI クロッキング スキームでは、バス クロックはバス上の最も遅い周辺機器に制限されます (バス トランザクションに関係するデバイスに関係なく)。対照的に、PCI Express バス リンクは、任意の 2 つのエンドポイント間の全二重通信をサポートし、複数のエンドポイント間の同時アクセスに固有の制限はありません。
バス プロトコルの点では、PCI Express 通信はパケットにカプセル化されます。データおよびステータス メッセージ トラフィックのパケット化とデパケット化の作業は、PCI Express ポートのトランザクション レイヤーによって処理されます (後述)。電気信号とバス プロトコルの根本的な違いにより、異なる機械的フォーム ファクターと拡張コネクタ (したがって、新しいマザーボードと新しいアダプタ ボード) を使用する必要があります。PCI スロットと PCI Express スロットは互換性がありません。ソフトウェア レベルでは、PCI Express はPCI との下位互換性を維持しています。従来の PCI システム ソフトウェアは、PCI Express 標準を明示的にサポートしていなくても、新しい PCI Express デバイスを検出して構成できますが、新しい PCI Express 機能にはアクセスできません。
2 つのデバイス間の PCI Express リンクのサイズは、1 レーンから 16 レーンまでさまざまです。マルチレーン リンクでは、パケット データはレーン全体にストライプ化され、ピーク データ スループットはリンク全体の幅に応じて変化します。レーン数はデバイスの初期化中に自動的にネゴシエートされ、いずれかのエンドポイントによって制限されることがあります。たとえば、シングル レーンの PCI Express (x1) カードをマルチレーン スロット (x4、x8 など) に挿入すると、初期化サイクルによって相互にサポートされている最大のレーン数が自動ネゴシエートされます。リンクは動的にダウンコンフィグレーションして使用するレーン数を減らすことができるため、不良なレーンや信頼性の低いレーンが存在する場合の障害許容度が高まります。PCI Express 標準では、リンク幅として x1、x2、x4、x8、x16 が定義されています。PCIe 5.0、x12、x32 までのリンクも定義されていますが、使用されることはありませんでした。[9]これにより、PCI Expressバスは、高スループットを必要としないコスト重視のアプリケーションと、3Dグラフィックス、ネットワーキング（10ギガビットイーサネットまたはマルチポートギガビットイーサネット）、エンタープライズストレージ（SASまたはファイバーチャネル）などのパフォーマンスが重要なアプリケーションの両方に対応できます。スロットとコネクタはこれらの幅のサブセットに対してのみ定義され、その間のリンク幅は次に大きい物理スロットサイズを使用します。
参考までに、PCI-X (133 MHz 64 ビット) デバイスと 4 レーン (x4) を使用する PCI Express 1.0 デバイスのピーク単方向転送速度は、ほぼ同じ 1064 MB/秒です。複数のデバイスが同時にデータを転送している場合や、PCI Express 周辺機器との通信が双方向である場合は、PCI Express バスの方が PCI-X バスよりもパフォーマンスが向上する可能性があります。
相互接続
PCI Expressデバイスは、相互接続[10]またはリンクと呼ばれる論理接続を介して通信します。リンクは、2つのPCI Expressポート間のポイントツーポイント通信チャネルであり、両方のポートが通常のPCIリクエスト（構成、I/O、またはメモリの読み取り/書き込み）と割り込み（INTx、MSI、またはMSI-X）を送受信できるようにします。物理レベルでは、リンクは1つ以上のレーンで構成されます。[10]低速周辺機器（802.11 Wi-Fi カードなど）はシングルレーン（x1）リンクを使用し、グラフィックスアダプターは通常、はるかに幅が広く、したがって高速な16レーン（x16）リンクを使用します。
レーン
レーンは2つの差動信号ペアで構成され、1つのペアはデータ受信用、もう1つは送信用です。したがって、各レーンには4本のワイヤまたは信号トレースが含まれます。概念的には、各レーンは全二重 バイトストリームとして使用され、リンクのエンドポイント間で双方向に8ビットの「バイト」形式のデータパケットを同時に転送します。[11]物理的なPCI Expressリンクには、1、4、8、または16のレーンを含めることができます。[12] [6] : 4、5 [10]レーン数は「x」プレフィックスで表記されます（たとえば、「x8」は8レーンのカードまたはスロットを表します）。一般的に使用される最大サイズはx16です。[13]レーンサイズは「幅」または「バイ」という用語でも表されます。たとえば、8レーンのスロットは「バイ8」または「8レーン幅」と呼ばれることがあります。
メカニカルカードのサイズについては以下を参照してください。
シリアルバス
従来のパラレル バスよりも結合シリアルバスアーキテクチャが選択された理由は、半二重動作、信号数過剰、タイミング スキューによる帯域幅の本質的低下など、パラレル バスに固有の制限があるためです。タイミング スキューは、パラレル インターフェイス内の個別の電気信号が、異なる長さの導体、異なるプリント基板(PCB) 層、およびおそらく異なる信号速度で移動することによって発生します。パラレル インターフェイス上の信号は、1 つのワードとして同時に送信されますが、移動時間は異なり、宛先に到着する時間も異なります。インターフェイス クロック周期が信号到着間の最大時間差よりも短い場合、送信されたワードを復元することはできなくなります。パラレル バス上のタイミング スキューは数ナノ秒に達することがあるため、結果として生じる帯域幅の制限は数百メガヘルツの範囲になります。
シリアル インターフェイスでは、各レーン内の各方向に差動信号が 1 つしか存在しないためタイミング スキューは発生しません。また、クロック情報はシリアル信号自体に埋め込まれているため外部クロック信号はありません。そのため、シリアル信号の一般的な帯域幅制限は、数ギガヘルツの範囲です。 PCI Express は、パラレル バスをシリアル相互接続に置き換える一般的な傾向の一例です。その他の例としては、シリアル ATA (SATA)、USB、シリアル アタッチド SCSI (SAS)、FireWire (IEEE 1394)、RapidIOなどがあります。デジタル ビデオでよく使用される例としては、DVI、HDMI、DisplayPortなどがあります。
マルチチャネル シリアル設計では、低速デバイスに少ないレーンを割り当てることができるため、柔軟性が向上します。
フォームファクター
PCI Express（標準）
PCI Express カードは、その物理サイズ以上のスロット (最大サイズは x16) に適合しますが、それより小さい PCI Express スロットには適合しない場合があります。たとえば、x16 カードは x4 または x8 スロットには適合しない場合があります。一部のスロットでは、オープンエンド ソケットを使用して物理的に長いカードを許可し、利用可能な最適な電気的および論理的接続をネゴシエートします。
スロットに実際に接続されるレーンの数は、物理的なスロットサイズでサポートされている数よりも少ない場合もあります。例として、x4 で動作する x16 スロットがあります。このスロットは、x1、x2、x4、x8、x16 のどのカードでも受け入れますが、4 つのレーンしか提供しません。その仕様は「x16 (x4 モード)」と記載されることがあります。また、「機械的 @ 電気的」という表記 (例: 「x16 @ x4」) も一般的です。[要出典]このようなスロットの利点は、マザーボード ハードウェアが完全な転送速度をサポートする必要なく、より広範囲の PCI Express カードに対応できることです。標準の機械的サイズは x1、x4、x8、x16 です。標準の機械的サイズ以外のレーン数を使用するカードは、次に大きい機械的サイズに物理的に適合する必要があります (例: x2 カードは x4 サイズを使用し、x12 カードは x16 サイズを使用します)。
カード自体は様々なサイズで設計・製造されています。例えば、PCI Expressカードの形で提供されるソリッドステートドライブ（SSD）では、カードの物理的な寸法を表すためにHHHL（ハーフハイト、ハーフレングス）やFHHL（フルハイト、ハーフレングス）がよく使用されます。[15] [16]
非標準ビデオカードフォームファクタ
最近の（ 2012年頃以降[17]）ゲーミングビデオカードは、通常、PCI Express規格で指定された高さと厚さを超えています。これは、ゲーミングビデオカードが数百ワットの熱を放出することが多く、より高性能で静かな冷却ファンが必要になるためです。 [18]最近のコンピューターケースは、これらの背の高いカードを収容するために幅が広くなっていることがよくありますが、常にそうであるとは限りません。フルレングスのカード（312 mm）はまれであるため、最近のケースではそれらを収容できない場合があります。これらのカードの厚さは、通常、2～5 [19] PCIeスロット分のスペースも占有します。実際、カードの測定方法さえもベンダーによって異なり、金属ブラケットのサイズを寸法に含めるものもあれば、含めないものもあります。
例えば、2020年に発売された3つのハイエンドビデオカードを比較すると、Sapphire Radeon RX 5700 XTカードの高さは135mm（金属ブラケットを除く）で、PCIe標準の高さを28mm超えています。[20] XFXの別のRadeon RX 5700 XTカードは厚さ55mm（つまり、20.32mmでPCIスロット2.7個分）で、PCIeスロットを3つ占有しています。[21] Asus GeForce RTX 3080ビデオカードは2スロットを 占有し、サイズは140.1mm ×318.5mm ×57.8mmで、それぞれPCI Expressの最大高さ、長さ、厚さを超えています。[22]
ピン配置
次の表は、PCI Express カードのエッジ コネクタの各面にある導体を示しています。プリント基板(PCB) のはんだ面が A 面、コンポーネント面が B 面です。[23] PRSNT1# ピンと PRSNT2# ピンは、ホットプラグされたカードが完全に挿入されていることを確認するために、他のピンよりわずかに短くする必要があります。WAKE# ピンは、コンピューターを起動するために全電圧を使用しますが、カードが起動可能であることを示すために、スタンバイ電源から高く引き上げる必要があります。[24]
力
スロットパワー
すべてのPCI Expressカードは最大3 Aで+ 3.3V（9.9 W）。消費する+12 Vの量と総電力は、カードのフォームファクタと役割によって異なります。[29] : 35–36 [30] [31]
- x1 カードは、+12 V (6 W) で 0.5 A 、合計で 10 W に制限されます。
- x4 以上のカードは、+12 V (25 W) で 2.1 A、合計で 25 W に制限されます。
- フルサイズの x1 カードは、初期化および高電力デバイスとしてのソフトウェア構成後に、最大 25 W の制限まで消費する場合があります。
- フルサイズのx16グラフィックスカードは、初期化と高電力デバイスとしてのソフトウェア構成後、+12Vで最大5.5A （66W）、合計75Wを消費する可能性があります。[24] ：38–39
6ピンおよび8ピン電源コネクタ
オプションのコネクタを追加75 W (6ピン) または150 W（8ピン）+12 V電源、最大合計300W（2 × 75W＋1×150W）。
- Sense0 ピンはケーブルまたは電源によってグランドに接続されるか、ケーブルが接続されていない場合はボード上で浮いた状態になります。
- Sense1 ピンはケーブルまたは電源によってグランドに接続されるか、ケーブルが接続されていない場合はボード上で浮いた状態になります。
一部のカードでは2つの8ピンコネクタが使用されていますが、これは2018年現在まだ標準化されていない[update]ため、このようなカードには公式のPCI Expressロゴを付けてはいけません。この構成では合計375 W（1 × 75 W + 2 × 150 W）が可能で、PCI-SIGによってPCI Express 4.0規格で標準化される可能性があります。[更新が必要] 8ピンPCI Expressコネクタは、主にSMPおよびマルチコアシステムの電源に使用されるEPS12Vコネクタと混同される可能性があります。電源コネクタは、Molex Mini-Fit Jr.シリーズコネクタのバリエーションです。[32]
- ^ 6 ピン コネクタを 8 ピン レセプタクルに接続すると、Sense1がないため、カードは最大 75 W しか使用できないことを通知されます。
12VHPWRコネクタ
16 ピン 12VHPWR コネクタは、グラフィックス プロセッシング ユニット(GPU)をコンピューターの電源に接続して最大 600 W の電力を供給するための標準です。これは、以前の GPU 用 6 ピンおよび 8 ピン電源コネクタに代わるものとして 2022 年に導入されました。主な目的は、高性能 GPU の電力要件の増加に対応することでした。これは、12V-2x6 と呼ばれるマイナー リビジョンに置き換えられ、電源ピンが適切に装着されている場合にのみセンス ピンが接触するようにコネクタが変更されました。
オリジナルのコネクタはPCI Express 5.xの一部として正式に採用されましたが[37]、改訂された12V-2x6コネクタ設計は後に採用されました[38] 。PCI Express ミニカード
PCI Expressミニカード（ Mini PCI Express、Mini PCIe、Mini PCI-E、mPCIe、PEMとも呼ばれる）は、PCI Expressをベースにしており、 Mini PCIフォームファクタの代替品である。PCI -SIGによって開発されている。ホストデバイスはPCI ExpressとUSB 2.0接続の両方をサポートしており、各カードはどちらの規格も使用できる。2005年以降に製造されたほとんどのラップトップコンピュータは、拡張カードにPCI Expressを使用しているが、2015年現在、多くのベンダーがこの目的で新しいM.2[update]フォームファクタを使用する方向に進んでいる。[39]
PCI Expressミニカードは寸法が異なるため、標準のフルサイズPCI Expressスロットと物理的に互換性がありません。ただし、フルサイズスロットで使用できるようにするパッシブアダプターが存在します。[40]
物理的寸法
PCI Express ミニカードの寸法は、フルミニカードで 30 mm × 50.95 mm (幅 × 長さ) です。52 ピンのエッジコネクタがあり、0.8 mm ピッチで 2 列に分かれています。各列には 8 つの接点があり、4 つの接点に相当するギャップがあり、さらに 18 の接点があります。ボードの厚さは、コンポーネントを除いて 1.0 mm です。「ハーフミニカード」(HMC と略されることもあります) も指定されており、物理的な長さは 26.8 mm で、約半分です。また、フルサイズのミニ PCIe カードの約半分の長さである 30 x 31.90 mm のハーフサイズのミニ PCIe カードもあります。[41] [42]
電気インターフェース
PCI Express ミニ カード エッジ コネクタは、複数の接続とバスを提供します。
- PCI Express x1（SMBus付き）
- USB2.0 について
- コンピュータのシャーシ上のワイヤレスネットワーク（ Wi-Fiなど）ステータスの診断LEDへの配線
- GSMおよびWCDMAアプリケーション用のSIMカード(UIM 信号は仕様上)
- 将来的に別の PCIe レーンを拡張
- 1.5 Vおよび3.3 V電源
Mini-SATA (mSATA) バリアント
Mini PCI Expressフォームファクタを共有しているにもかかわらず、mSATAスロットは必ずしもMini PCI Expressと電気的に互換性があるわけではありません。このため、mSATAドライブと互換性があるのは特定のノートブックのみです。互換性のあるシステムのほとんどは、Huron Riverプラットフォームを使用したIntelのSandy Bridgeプロセッサアーキテクチャに基づいています。2011年3月から4月にリリースされたLenovoのThinkPad T、W、Xシリーズなどのノートブックは、WWANカードスロットでmSATA SSDカードをサポートしています。ThinkPad Edge E220s/E420s、およびLenovo IdeaPad Y460/Y560/Y570/Y580もmSATAをサポートしています。[43]逆に、Lシリーズなどは、WWANスロットでPCIe規格を使用するM.2カードのみをサポートできます。
一部のノートブック（特にAsus Eee PC、Apple MacBook Air、Dell mini9およびmini10）は、PCI Express Mini Cardの派生版をSSDとして使用しています。この派生版は、予約済みピンといくつかの非予約ピンを使用してSATAおよびIDEインターフェースパススルーを実装し、USB、グランドライン、場合によってはコアPCIe x1バスのみをそのまま維持します。[44]これにより、ネットブック用に販売されている「miniPCIe」フラッシュドライブとソリッドステートドライブは、真のPCI Express Mini実装とほとんど互換性がありません。
また、一般的な Asus miniPCIe SSD の長さは 71 mm であるため、Dell の 51 mm モデルはしばしば (誤って) ハーフ レングスと呼ばれます。真の 51 mm Mini PCIe SSD は 2009 年に発表され、2 つの PCB レイヤーを積み重ねてストレージ容量を増やしました。発表された設計では PCIe インターフェイスが維持され、標準の mini PCIe スロットと互換性があります。まだ実用的な製品は開発されていません。
Intelには、PCIe x1 Mini-Cardスロットを備えたデスクトップボードが多数ありますが、通常はmSATA SSDをサポートしていません。PCIe x1 Mini-Cardスロット（通常はSATAポートと多重化）でmSATAをネイティブにサポートするデスクトップボードのリストは、Intelサポートサイトで提供されています。[45]
PCI エクスプレス M.2
M.2はmSATA規格とMini PCIeに代わるものです。[46] M.2コネクタを通じて提供されるコンピュータバスインターフェースは、PCI Express 3.0（最大4レーン）、シリアルATA 3.0、USB 3.0（後者2つにそれぞれ1つの論理ポート）です。M.2ホストまたはデバイスのメーカーは、必要なホストサポートレベルとデバイスタイプに応じて、どのインターフェースをサポートするかを選択します。
PCI Express 外部ケーブル
PCI Express外部ケーブル（外部PCI Express、ケーブル付きPCI Express、ePCIeとも呼ばれる）仕様は、2007年2月にPCI-SIGによってリリースされました。[47] [48]
標準ケーブルとコネクタは、x1、x4、x8、x16 のリンク幅で定義されており、転送速度はレーンあたり 250 MB/秒です。PCI-SIG は、PCI Express 2.0 のように、この規格が 500 MB/秒に達することも予測しています。ケーブル PCI Express の使用例としては、多数の PCIe スロットと PCIe-ePCIe アダプタ回路を含む金属製の筐体が挙げられます。このデバイスは、ePCIe 仕様がなければ実現できなかったでしょう。
PCI エクスプレス OCuLink
OCuLink (「optical-copper link」の略で、Cu は銅の化学記号です) は、「PCI Express のケーブル バージョン」の拡張機能です。2015 年 10 月にリリースされた OCuLink バージョン 1.0 は、銅ケーブルで最大 4 つの PCIe 3.0 レーン (3.9 GB/秒) をサポートします。将来的には 光ファイバーバージョンが登場する可能性があります。
OCuLinkの最新バージョンであるOCuLink-2は最大16GB/秒（PCIe 4.0 x8）[49]をサポートしていますが、 USB 4ケーブルの最大帯域幅は10GB/秒です。
OCuLinkは当初、強力な外部GPUボックスを接続するためのラップトップで使用することを目的としていましたが、より一般的なアプリケーションであるサーバーのPCIe相互接続での使用が主な人気となっています。[50]
派生形
他にも多数のフォーム ファクタが PCIe を使用しているか、または使用できます。これには次のものが含まれます。
- 低背カード
- ExpressCard : PC カードフォーム ファクタの後継(x1 PCIe および USB 2.0 搭載、ホットプラグ可能)
- PCI Express ExpressModule: サーバーおよびワークステーション向けに定義されたホットプラグ可能なモジュラー フォーム ファクター
- XQDカード： CompactFlash Associationによるx2 PCIeを備えたPCI Expressベースのフラッシュカード規格
- CFexpressカード: CompactFlash Association による PCI Express ベースのフラッシュ カード。1 ～ 4 の PCIe レーンをサポートする 3 つのフォーム ファクタがあります。
- SDカード: SD仕様のバージョン7.0で導入されたSD Expressバスは、x1 PCIeリンクを使用します。
- XMC: CMC/ PMCフォームファクタに類似 (VITA 42.3)
- AdvancedTCA : 大規模アプリケーション向けのCompactPCIの補完。シリアルベースのバックプレーン トポロジをサポート
- AMC : AdvancedTCA仕様を補完し、ATCA ボード (x1、x2、x4、または x8 PCIe) 上のプロセッサおよび I/O モジュールをサポートします。
- FeaturePak : 組み込みおよび小型フォームファクタアプリケーション向けの小型拡張カード形式 (43 mm × 65 mm)。高密度コネクタに 2 つの x1 PCIe リンクを実装し、USB、I2C、最大 100 ポイントの I/O を備えています。
- ユニバーサルIO:スーパーマイクロコンピュータ社の薄型ラックマウントシャーシ用に設計された派生製品。 [51]コネクタブラケットが逆になっているため、通常のPCI Expressソケットには収まりませんが、ピン互換性があり、ブラケットを外せば挿入できます。
- M.2 (旧称 NGFF)
- M-PCIeは、 M-PHY物理層を介してPCIe 3.0をモバイルデバイス（タブレットやスマートフォンなど）に導入します。 [52] [53]
- U.2 (旧称 SFF-8639)
- スリムSAS
PCIe スロット コネクタは、PCIe 以外のプロトコルも伝送できます。一部の9xxシリーズ Intel チップセットは、サポートされているアドインを使用して、スロットを使用して PCIe ではなく ホスト CPU の統合グラフィックスからビデオ信号を送信する独自のテクノロジであるシリアル デジタル ビデオ出力をサポートしています。
PCIe トランザクション層プロトコルは、電気的には PCIe ではない他の相互接続でも使用できます。
- Thunderbolt : Intel によるロイヤリティフリーの相互接続規格で、Mini DisplayPortと互換性のあるフォーム ファクターでDisplayPortと PCIe プロトコルを組み合わせています。Thunderbolt 3.0 は USB 3.1 も組み合わせており、 Mini DisplayPort ではなくUSB-Cフォーム ファクターを使用します。
- USB4
歴史と改訂
開発初期の PCIe は当初HSI ( High Speed Interconnect ) と呼ばれていましたが、3GIO ( 3rd Generation I/O ) に名称が変更され、最終的にPCI-SIG の名称であるPCI Expressに落ち着きました。Arapaho Work Group (AWG)という技術ワーキング グループが標準を策定しました。最初の草案では、AWG は Intel のエンジニアのみで構成されていましたが、その後、AWG は業界パートナーも含め拡大しました。
それ以来、PCIe は大規模な改訂や小規模な改訂を何度か受け、パフォーマンスやその他の機能が向上しました。
比較表
- 注記
- ^ ab 各方向（各レーンはデュアルシンプレックスチャネルです）。
- ^ 転送速度はエンコードされたシリアル ビット レートを指します。2.5 GT/s は 2.5 Gbit/s のシリアル データ レートを意味します。
- ^ スループットは使用可能な帯域幅を示します (つまり、ペイロードのみを含み、8b/10b、128b/130b、または 242B/256B エンコーディングのオーバーヘッドは含みません)。レーンあたり 2.5 GT/s の PCIe 1.0 転送速度は 2.5 Gbit/s のシリアル ビット レートを意味します。8b/10b エンコーディングを適用すると、2.0 Gbit/s = 250 MB/s の有効スループットに相当します。
PCI エクスプレス 1.0a
2003 年、PCI-SIG は、レーンあたりのデータ レートが 250 MB/秒、転送速度が 2.5 ギガ転送/秒 (GT/秒) の PCIe 1.0a を導入しました。
転送速度は、ビット/秒ではなく転送数/秒で表されます。これは、転送数にオーバーヘッドビットが含まれており、オーバーヘッドビットは追加のスループットを提供しないためです。[56] PCIe 1.xは8b/10bエンコード方式を使用しているため、生のチャネル帯域幅に20％（= 2/10）のオーバーヘッドが発生します。[57]そのため、PCIeの用語では、転送速度はエンコードされたビットレートを指します。2.5GT/sは、エンコードされたシリアルリンクでは2.5Gbit/sです。これは、2.0Gbit/sのプリコードデータ、または250MB/sに相当し、PCIeではスループットと呼ばれます。
PCI エクスプレス 1.1
2005年にPCI-SIG [58]はPCIe 1.1を導入しました。この更新された仕様には明確化といくつかの改善が含まれていますが、PCI Express 1.0aと完全に互換性があります。データレートには変更はありません。
PCI エクスプレス 2.0
PCI-SIGは2007年1月15日にPCI Express Base 2.0仕様の公開を発表しました。[59] PCIe 2.0規格はPCIe 1.0と比較して転送速度が2倍の 5GT/sとなり、レーンあたりのスループットは250MB/sから500MB/sに向上します。その結果、16レーンのPCIeコネクタ（x16）は最大8GB/sの総スループットをサポートできます。
PCIe 2.0 マザーボード スロットは、PCIe v1.x カードと完全に下位互換性があります。PCIe 2.0 カードは、PCI Express 1.1 の利用可能な帯域幅を使用して、PCIe 1.x マザーボードとも一般的に下位互換性があります。全体として、v2.0 用に設計されたグラフィック カードまたはマザーボードは、v1.1 または v1.0a でも動作します。
PCI-SIGはまた、PCIe 2.0ではポイントツーポイントデータ転送プロトコルとそのソフトウェアアーキテクチャが改善されていると述べた。[60]
インテルの最初のPCIe 2.0対応チップセットはX38で、 2007年10月21日より様々なベンダー（ Abit、Asus、Gigabyte ）からボードの出荷が開始された。[61] AMDはAMD 700チップセットシリーズでPCIe 2.0のサポートを開始し、nVidiaはMCP72でサポートを開始した。[62]インテルの以前のチップセットはすべて、インテルP35チップセットを含め、PCIe 1.1または1.0aをサポートしていた。[63]
1.x と同様に、PCIe 2.0 は8b/10b エンコーディングスキームを使用するため、レーンごとに 5 GT/s の生データ レートから最大 4 Gbit/s の有効な転送レートを実現します。
PCIエクスプレス2.1
PCI Express 2.1 (仕様は 2009 年 3 月 4 日に発表) は、PCI Express 3.0 で完全実装が予定されている管理、サポート、およびトラブルシューティング システムの大部分をサポートしています。ただし、速度は PCI Express 2.0 と同じです。スロットからの電力が増加すると、PCI Express 2.1 カードと 1.0/1.0a を搭載した一部の古いマザーボードとの間の下位互換性が失われますが、PCI Express 1.1 コネクタを備えたほとんどのマザーボードには、製造元からユーティリティを通じて BIOS アップデートが提供され、PCIe 2.1 搭載カードの下位互換性がサポートされます。
PCI エクスプレス 3.0
PCI Express 3.0 ベース仕様リビジョン 3.0 は、数回の延期を経て、2010 年 11 月にリリースされました。2007 年 8 月、PCI-SIG は、PCI Express 3.0 が 8ギガ転送/秒 (GT/s) のビット レートを実現し、既存の PCI Express 実装との下位互換性を維持することを発表しました。その時点で、PCI Express 3.0 の最終仕様が 2010 年第 2 四半期まで延期されることも発表されました。[64] PCI Express 3.0 仕様の新機能には、送信機と受信機のイコライゼーション、 PLL の改善、クロック データ回復、現在サポートされているトポロジのチャネル拡張など、強化されたシグナリングとデータ整合性のための最適化が多数含まれていました。 [65]
PCI Express 相互接続帯域幅の拡張の実現可能性に関する 6 か月間の技術分析の結果、PCI-SIG の分析では、PCI Express プロトコル スタックとの完全な互換性 (影響はごくわずか) を維持しながら、主流のシリコン プロセス技術で 1 秒あたり 8 ギガ転送を製造し、既存の低コストの材料とインフラストラクチャを使用して展開できることがわかりました。
PCI Express 3.0では、エンコード方式が以前の8b/10bエンコードから128b/130bにアップグレードされ、帯域幅のオーバーヘッドがPCI Express 2.0の20%から約1.54%（= 2/130）に削減されました。PCI Express 3.0の8GT/sビットレートは、実質的にレーンあたり985MB/sを実現し、PCI Express 2.0に比べてレーン帯域幅がほぼ2倍になります。[55]
2010年11月18日、PCI Special Interest Groupは、この新しいバージョンのPCI Expressをベースにしたデバイスを構築するために、最終的なPCI Express 3.0仕様をメンバーに正式に公開しました。[66]
PCIエクスプレス3.1
2013年9月、PCI Express 3.1仕様が2013年後半または2014年初頭にリリースされると発表され、公開されたPCI Express 3.0仕様に電力管理、パフォーマンス、機能の3つの分野でさまざまな改善が統合されました。[53] [67] 2014年11月にリリースされました。[68]
PCI エクスプレス 4.0
2011年11月29日、PCI-SIGはPCI Express 4.0を暫定的に発表し、[69] 16レーン構成でPCI Express 3.0の帯域幅の2倍となる16GT/sのビットレート（各方向31.5GB/s）を提供しながら、ソフトウェアサポートと使用される機械インターフェースの両方で後方互換性と前方互換性を維持しました。 [70] PCI Express 4.0仕様では、 Thunderboltの代替としてOCuLink-2も導入されています。 OCuLinkバージョン2は最大16GT/s（ x8レーンで合計16GB/s）ですが、[49] Thunderbolt 3リンクの最大帯域幅は5GB /sです。
2016年6月、ケイデンス、PLDA、シノプシスはPCI SIGの年次開発者会議でPCIe 4.0の物理層、コントローラ、スイッチ、その他のIPブロックをデモンストレーションしました。[71]
メラノックステクノロジーズは 、2016年6月15日にPCIe 4.0対応の最初の100Gbit/sネットワークアダプタを発表しました。[ 72]また、2016年11月10日にはPCIe 4.0対応の最初の200Gbit /sネットワークアダプタを発表しました。[73]
2016年8月、シノプシスはインテル開発者フォーラムでFPGAクロックでレーンをPCIe 4.0の速度でテストするセットアップを発表しました。同社のIPは、2016年末にチップと製品を発表する予定の複数の企業にライセンス供与されています。[74]
2016年8月のIEEE Hot Chips SymposiumでIBMはPCIe 4.0をサポートする最初のCPUであるPOWER9を発表しました。[75] [76]
PCI-SIGは2017年6月8日にPCI Express 4.0の最終仕様のリリースを正式に発表しました。[77]この仕様には柔軟性、拡張性、低消費電力の改善が含まれています。
2017年12月5日、IBMはPCIe 4.0スロットを搭載した最初のシステムであるPower AC922を発表しました。[78] [79]
NETINT Technologiesは、2018年7月17日にフラッシュメモリサミット2018に先立ち、PCIe 4.0ベースの最初のNVMe SSDを発表しました。 [80]
AMDは2019年1月9日、Zen 2ベースのプロセッサとX570チップセットがPCIe 4.0をサポートすると発表した。[81] AMDは古いチップセットの部分的なサポートを可能にすることを望んでいたが、マザーボードのトレースがPCIe 4.0仕様に準拠していないために不安定になり、それが不可能になった。[82] [83]
インテルは2020年半ばにTiger Lakeマイクロアーキテクチャの一部として、PCI Express 4.0をサポートする最初のモバイルCPUをリリースしました。[84]
PCI エクスプレス 5.0
2017年6月、PCI-SIGはPCI Express 5.0の暫定仕様を発表しました。[77] 帯域幅は32 GT/sに増加し、 16レーン構成で各方向に63 GB/sを実現すると予想されていました。ドラフト仕様は2019年に標準化される予定でした。[要出典]当初、技術的な実現可能性のために25.0 GT/sも検討されました。
2017年6月7日、PCI-SIG DevConで、シノプシスは32GT/sのPCI Express 5.0の初デモを記録した。[85]
2018年5月31日、PLDAは同日、PCIe 5.0仕様のドラフト0.7に基づいたXpressRICH5 PCIe 5.0コントローラIPの提供開始を発表しました。[86] [87]
2018年12月10日、PCI SIGはPCIe 5.0仕様のバージョン0.9を会員にリリースしました[88 ] 。そして2019年1月17日、PCI SIGはバージョン0.9が承認され、バージョン1.0は2019年第1四半期にリリースされる予定であると発表しました[89]。
2019年5月29日、PCI-SIGはPCI Express 5.0の最終仕様のリリースを正式に発表しました。[90]
2019年11月20日、江蘇省華村は12nm製造プロセスで最初のPCIe 5.0コントローラーHC9001を発表しました。[91]生産は2020年に開始されました。
2020年8月17日、IBMはPCIe 5.0を搭載し、シングルチップモジュール（SCM）あたり最大32レーン、ダブルチップモジュール（DCM）あたり最大64レーンを備えたPower10プロセッサーを発表しました。 [92]
2021年9月9日、IBMはPower E1080エンタープライズ・サーバーを発表し、9月17日に提供開始を予定している。[93]このサーバーには最大16個のPower10 SCMを搭載でき、システムあたり最大32個のスロットがあり、PCIe 5.0 x8またはPCIe 4.0 x16として機能できる。[94]あるいは、外部PCIe拡張ドロワーに接続するオプションの光CXPコンバーター・アダプター用のPCIe 5.0 x16スロットとして使用することもできる。
2021年10月27日、インテルはPCIe 5.0（最大16レーン）接続を備えた世界初のコンシューマー向けx86-64プロセッサーである第12世代インテルCore CPUファミリーを発表しました。[95]
2022年3月22日、Nvidiaは世界初のPCIe 5.0 GPUであるNvidia Hopper GH100 GPUを発表しました。[96]
2022年5月23日、AMDはコンシューマープラットフォームで最大24レーン、サーバープラットフォームで最大128レーンのPCIe 5.0接続をサポートするZen 4アーキテクチャを発表しました。[97] [98]
PCI エクスプレス 6.0
2019年6月18日、PCI-SIGはPCI Express 6.0仕様の開発を発表しました。帯域幅は64GT /sに増加し、 16レーン構成で各方向128GB/sを実現すると予想されており、リリース予定日は2021年です。[99]新しい規格では、非ゼロ復帰（NRZ）変調の代わりに、低遅延の前方誤り訂正（FEC）を備えた4レベルパルス振幅変調（PAM-4）を使用します。[100]以前のPCI Expressバージョンとは異なり、前方誤り訂正はデータの整合性を高めるために使用され、PAM-4は転送ごとに2ビットが転送されるようにラインコードとして使用されます。64GT /sのデータ転送速度（生のビットレート）では、x16構成で各方向に最大121GB /sが可能です。[99]
2020年2月24日、PCI Express 6.0リビジョン0.5仕様（すべてのアーキテクチャの側面と要件が定義された「最初のドラフト」）がリリースされました。[101]
2020年11月5日、PCI Express 6.0リビジョン0.7仕様（テストチップで検証された電気仕様を含む「完全なドラフト」）がリリースされました。[102]
2021年10月6日、PCI Express 6.0リビジョン0.9仕様（「最終草案」）がリリースされました。[103]
2022年1月11日、PCI-SIGはPCI Express 6.0の最終仕様のリリースを正式に発表した。[104]
2024年3月18日、Nvidiaは世界初のPCIe 6.0 GPUであるNvidia Blackwell GB100 GPUを発表しました。[105]
PAM-4コーディングでは、ビット エラー レート(BER) が 10 −6 (以前は 10 −12 )と大幅に高くなるため、128b/130b エンコーディングの代わりに、巡回冗長検査(CRC)に加えて3 ウェイ インターレースフォワード エラー訂正(FEC) が使用されます。固定の 256 バイトフロー制御ユニット(FLIT) ブロックは、可変サイズのトランザクション レベル パケット (TLP) とデータ リンク層ペイロード (DLLP) を含む 242 バイトのデータを伝送します。残りの 14 バイトは、8 バイト CRC と 6 バイト FEC 用に予約されています。[106] [107] PAM-4/FLIT モードでは、エラー レートを低減するために3 ウェイグレイ コードが使用されます。インターフェイスは、データ レートを低く再トレーニングしても NRZ および 128/130b エンコーディングに切り替わりません。[108] [109]
PCI エクスプレス 7.0
2022年6月21日、PCI-SIGはPCI Express 7.0仕様の開発を発表しました。[110]この仕様は、バージョン6.0と同じPAM4シグナリングを使用して、x16構成で128GT/sの生のビットレートと最大242GB/s/方向を実現します。チャネルパラメータを微調整して信号損失を減らし、電力効率を改善することでデータレートを2倍にすることができますが、信号の整合性が課題になると予想されます。仕様は2025年に完成する予定です。
2024年4月2日、PCI-SIGはPCIe 7.0仕様バージョン0.5のリリースを発表しました。PCI Express 7.0は2025年のリリースに向けて予定通り進んでいます。[111]
拡張と将来の方向性
一部のベンダーは、PCIe拡張ドロワー内の長距離でのPCIeスイッチング用にアクティブ光ケーブル（AOC）を備えたファイバー経由のPCIe製品[112] [113] [114]を提供している。 [115] [94]また、透過的なPCIeブリッジングが、サポートするために追加のソフトウェアが必要になる可能性のあるより主流の標準（ InfiniBandやイーサネットなど）を使用するよりも好ましい特定のケースでも提供している。
Thunderbolt は、論理 PCIe リンクとDisplayPortを組み合わせた汎用高速インターフェイスとしてIntelとAppleによって共同開発され、当初は全ファイバー インターフェイスとして意図されていましたが、消費者にとって使いやすいファイバー相互接続を作成する初期の困難さにより、ほぼすべての実装は銅線システムになっています。注目すべき例外であるSony VAIO Z VPC-Z2 は、光コンポーネントを備えた非標準の USB ポートを使用して、外付け PCIe ディスプレイ アダプターに接続します。Apple は 2011 年を通じて Thunderbolt 採用の主な推進力となってきましたが、他のいくつかのベンダー[116]も Thunderbolt を搭載した新製品やシステムを発表しています。Thunderbolt 3 はUSB4標準の基礎を形成しています。
モバイルPCIe仕様（略称M-PCIe）は、PCI ExpressアーキテクチャをMIPIアライアンスのM-PHY物理層技術上で動作させることを可能にする。すでに広く採用されているM-PHYとその低電力設計を基盤として、モバイルPCIeはモバイルデバイスでPCI Expressを使用できるようにする。[117]
ドラフトプロセス
PCI-SIG仕様には5つの主要なリリース/チェックポイントがあります。[118]
- ドラフト 0.3 (コンセプト): このリリースには詳細はほとんど含まれませんが、一般的なアプローチと目標の概要が示されています。
- ドラフト 0.5 (最初のドラフト): このリリースには完全なアーキテクチャ要件セットが含まれており、ドラフト 0.3 で設定された目標に完全に対応する必要があります。
- ドラフト 0.7 (完全ドラフト): このリリースでは、機能要件と方法の完全なセットが定義されている必要があり、このリリース以降は仕様に新しい機能を追加することはできません。このドラフトのリリース前に、テスト シリコンを介して電気仕様が検証されている必要があります。
- ドラフト 0.9 (最終ドラフト): このリリースでは、PCI-SIG 加盟企業が知的財産の内部レビューを実行できるようになり、このドラフト以降は機能の変更は許可されません。
- 1.0 (最終リリース): これは最終かつ決定的な仕様であり、変更や機能強化はそれぞれ Errata ドキュメントとエンジニアリング変更通知 (ECN) を通じて行われます。
歴史的に、新しい PCIe 仕様を最初に採用した企業は、新しい帯域幅定義に基づいてアプリケーション ロジックを自信を持って構築でき、新しいプロトコル機能の開発を開始することも多いため、通常、ドラフト 0.5 で設計を開始します。ただし、ドラフト 0.5 の段階では、実際の PCIe プロトコル レイヤー実装が変更される可能性が依然として高いため、これらのブロックを社内で開発する責任がある設計者は、外部ソースのインターフェイス IP を使用する設計者よりも、作業を開始するのをためらう可能性があります。
ハードウェアプロトコルの概要
PCIe リンクは、レーンと呼ばれる専用の一方向シリアル (1 ビット) ポイントツーポイント接続のペアを中心に構築されています。これは、すべてのデバイスが同じ双方向の 32 ビットまたは 64 ビットのパラレル バスを共有するバス ベースのシステムである以前の PCI 接続とは対照的です。
PCI Express は、トランザクション層、データ リンク層、および物理層で構成される階層化プロトコルです。データ リンク層は、メディア アクセス制御(MAC) サブ層を含むように細分化されています。物理層は、論理サブ層と電気サブ層に細分化されています。物理論理サブ層には、物理コーディング サブ層 (PCS) が含まれています。これらの用語は、IEEE 802ネットワーク プロトコル モデルから借用されています。
物理層
PCIe 物理層 ( PHY、PCIEPHY、PCI Express PHY、またはPCIe PHY ) 仕様は、電気的仕様と論理的仕様に対応する 2 つのサブ層に分かれています。論理サブ層は、MAC サブ層と PCS にさらに分割されることもありますが、この区分は正式には PCIe 仕様の一部ではありません。Intel が公開した仕様である PHY Interface for PCI Express (PIPE) [120]は、 MAC/PCS 機能分割と、これら 2 つのサブ層間のインターフェイスを定義しています。PIPE 仕様では、シリアライザー/デシリアライザー (SerDes)やその他のアナログ回路を含む物理メディア アタッチメント(PMA) 層も規定されていますが、SerDes の実装はASICベンダー間で大きく異なるため、PIPE では PCS と PMA 間のインターフェイスは規定されていません。
電気レベルでは、各レーンは、ネゴシエートされた機能に応じて2.5、5、8、16、または 32 Gbit /s で動作する 2 つの単方向差動ペアで構成されます。送信と受信は別々の差動ペアであり、レーンごとに合計 4 つのデータ ワイヤがあります。
2つのPCIeデバイス間の接続はリンクと呼ばれ、1つ以上のレーンの集合から構築されます。すべてのデバイスは、少なくともシングルレーン（x1）リンクをサポートする必要があります。デバイスはオプションで最大32レーンで構成されるより広いリンクをサポートできます。[121] [122]これにより、次の2つの点で非常に優れた互換性が実現します。
- PCIe カードは、少なくとも同じ大きさのスロットであれば物理的に適合し、正常に動作します (たとえば、x1 サイズのカードであればどのサイズのスロットでも動作します)。
- 大きな物理サイズのスロット (例: x16) は、大きな物理スロット サイズに必要な接地接続が提供される限り、より少ないレーン (例: x1、x4、x8、または x12) で電気的に配線できます。
どちらの場合も、PCIe は相互にサポートされる最大のレーン数をネゴシエートします。多くのグラフィック カード、マザーボード、BIOSバージョンは、同じ接続で x1、x4、x8、x16 の接続をサポートすることが検証されています。
PCIeコネクタの幅は8.8mm、高さは11.25mmで、長さは可変です。コネクタの固定部分の長さは11.65mmで、11本のピンが2列（合計22本）あり、他の部分の長さはレーン数に応じて可変です。ピンの間隔は1mmで、コネクタに入るカードの厚さは1.6mmです。[123] [124]
データ転送
PCIeは、割り込みを含むすべての制御メッセージを、データに使用されるのと同じリンクを介して送信します。シリアルプロトコルはブロックされないため、レイテンシは専用の割り込みラインを持つ従来のPCIと同等です。ピンベースの割り込みのIRQ共有の問題と、メッセージシグナル割り込み（MSI）がI/O APICをバイパスしてCPUに直接配信できるという事実を考慮すると、MSIのパフォーマンスは大幅に向上します。[125]
複数レーンのリンクで送信されるデータはインターリーブされます。つまり、連続する各バイトは連続するレーンに送信されます。PCIe仕様では、このインターリーブをデータ ストライピングと呼んでいます。ストライピングでは、受信したストライプ データを同期 (またはデスキュー)するためにハードウェアをかなり複雑にする必要がありますが、リンク上のn番目のバイトのレイテンシを大幅に削減できます。レーンは厳密に同期されていませんが、 2.5/5/8 GT/s の場合、レーン間のスキューには20/8/6 ns の制限があるため、ハードウェア バッファーはストライプ データを再調整できます。[126]パディング要件のため、ストライピングによってリンク上の小さなデータ パケットのレイテンシが必ずしも削減されるとは限りません。
他の高データレートシリアル伝送プロトコルと同様に、クロックは信号に埋め込まれています。物理レベルでは、PCI Express 2.0 は8b/10b エンコーディング方式[55] (ラインコード) を使用して、連続する同一桁 (0 または 1) の文字列の長さが制限されるようにします。このコーディングは、受信側がビットエッジの位置を見失わないようにするために使用されました。このコーディング方式では、データの 8 ビット (コード化されていない) ごとに 10 ビット (コード化された) の送信データに置き換えられ、電気帯域幅に 20% のオーバーヘッドが発生します。使用可能な帯域幅を改善するために、PCI Express バージョン 3.0 では代わりに128b/130bエンコーディング (1.54% のオーバーヘッド) を使用します。ラインエンコーディングは、データストリーム内の同一桁の文字列のランレングスを制限し、クロックリカバリを介して受信側が送信側と同期された状態を維持できるようにします。
データ ストリーム内の 0 ビットと 1 ビットの望ましいバランス (したがってスペクトル密度) は、フィードバック トポロジでデータ ストリームに「スクランブラー」として既知のバイナリ多項式を XOR することで実現されます。スクランブリング多項式は既知であるため、XOR をもう一度適用することでデータを復元できます。スクランブリングとデスクランブリングの両方の手順はハードウェアで実行されます。
PCIeのデュアルシンプレックスとは、すべてのPCIeレーンに2つのシンプレックスチャネルがあることを意味します。シンプレックスとは、通信が一方向のみ可能であることを意味します。2つのシンプレックスチャネルを持つことで、双方向通信が可能になります。各チャネルには1つの差動ペアが使用されます。[127] [128] [129]
データリンク層
データ リンク層は、PCIe リンクに対して 3 つの重要なサービスを実行します。
- トランザクション層によって生成されたトランザクション層パケット（TLP）を順序付けする。
- 確認応答プロトコル（ACKおよびNAKシグナリング）を介して2つのエンドポイント間でTLPの信頼性の高い配信を確保し、確認応答のないTLPや不良TLPの再生を明示的に要求する。
- フロー制御クレジットの初期化と管理
送信側では、データ リンク層が各送信 TLP に対して増分シーケンス番号を生成します。これは、送信された各 TLP の一意の識別タグとして機能し、送信 TLP のヘッダーに挿入されます。32 ビットの巡回冗長検査コード (このコンテキストではリンク CRC または LCRC と呼ばれます) も、各送信 TLP の末尾に追加されます。
受信側では、受信した TLP の LCRC とシーケンス番号の両方がリンク層で検証されます。LCRC チェックが失敗する (データ エラーを示す) か、シーケンス番号が範囲外 (最後に受信した有効な TLP と連続していない) の場合、不正な TLP と、不正な TLP の後に受信したすべての TLP は無効とみなされ、破棄されます。受信側は、無効な TLP のシーケンス番号を記載した否定応答メッセージ (NAK) を送信し、そのシーケンス番号以降のすべての TLP の再送信を要求します。受信した TLP が LCRC チェックに合格し、正しいシーケンス番号を持っている場合、有効とみなされます。リンク受信側は、シーケンス番号 (最後に受信した有効な TLP を追跡する) を増分し、有効な TLP を受信側のトランザクション層に転送します。リモート送信側には、TLP が正常に受信されたことを示す ACK メッセージが送信されます (拡張により、過去のシーケンス番号を持つすべての TLP も受信されます)。
送信側が NAK メッセージを受信するか、タイムアウト期間が経過するまで確認応答 (NAK または ACK) を受信しなかった場合、送信側は肯定応答 (ACK) がないすべての TLP を再送信する必要があります。デバイスまたは伝送媒体の永続的な故障がない限り、伝送プロトコルによって信頼性の低い媒体を介した TLP の配信が保証されるため、リンク層はトランザクション層への信頼性の高い接続を提供します。
データリンク層は、トランザクション層によって生成された TLP を送受信するだけでなく、データリンク層パケット (DLLP) も生成して消費します。ACK 信号と NAK 信号は、一部の電源管理メッセージやフロー制御クレジット情報 (トランザクション層に代わって) と同様に、DLLP を介して通信されます。
実際には、リンク上の送信中の未確認 TLP の数は、送信側のリプレイ バッファのサイズ (リモート レシーバが ACK するまで、送信されたすべての TLP のコピーを保存する必要があります) と、レシーバが送信側に発行するフロー制御クレジットの 2 つの要素によって制限されます。PCI Express では、リンクが PCIConfig TLP とメッセージ TLP を送信できることを保証するために、すべてのレシーバが最小数のクレジットを発行する必要があります。
トランザクション層
PCI Express は分割トランザクション (要求と応答が時間で区切られたトランザクション) を実装し、ターゲット デバイスが応答のデータを収集している間にリンクが他のトラフィックを伝送できるようにします。
PCI Express はクレジットベースのフロー制御を使用します。この方式では、デバイスはトランザクション レイヤーで受信バッファごとに初期クレジット量を通知します。リンクの反対側の端にあるデバイスは、このデバイスにトランザクションを送信するときに、各 TLP がアカウントから消費するクレジット数をカウントします。送信デバイスは、消費したクレジット数がクレジット制限を超えない場合にのみ、TLP を送信できます。受信デバイスは、バッファからの TLP の処理を終了すると、送信デバイスにクレジットの戻りを通知し、これにより、復元された量だけクレジット制限が増加します。クレジット カウンタはモジュラ カウンタであり、消費されたクレジットとクレジット制限の比較にはモジュラ演算が必要です。この方式の利点 (待機状態やハンドシェイク ベースの転送プロトコルなどの他の方法と比較) は、クレジット制限に達しない限り、クレジット戻りの遅延がパフォーマンスに影響しないことです。この想定は、各デバイスが適切なバッファ サイズで設計されている場合に通常満たされます。
PCIe 1.x は、レーンごとに各方向で 250 MB/秒のデータ レートをサポートするとよく言われます。この数値は、物理的な信号レート (2.5 ギガボー) をエンコード オーバーヘッド (1 バイトあたり 10 ビット) で割った値です。つまり、16 レーン (x16) の PCIe カードは、理論上、各方向で 16x250 MB/秒 = 4 GB/秒の速度を実現できることになります。これはデータ バイト数としては正しいのですが、より意味のある計算は、高レベル (ソフトウェア) アプリケーションと中間プロトコル レベルの関数であるトラフィックのプロファイルに依存する、使用可能なデータ ペイロード レートに基づいています。
他の高データレートのシリアル相互接続システムと同様に、PCIe には、追加の転送堅牢性 (CRC および確認応答) によるプロトコルと処理のオーバーヘッドがあります。長時間の連続した単方向転送 (高性能ストレージ コントローラで一般的なものなど) は、PCIe の生の (レーン) データ レートの 95% 以上に近づくことがあります。これらの転送は、レーン数の増加 (x2、x4 など) から最大のメリットも得られます。ただし、より一般的なアプリケーション ( USBまたはEthernetコントローラなど) では、トラフィック プロファイルは、頻繁に強制確認応答が行われる短いデータ パケットとして特徴付けられます。[130]このタイプのトラフィックは、パケット解析と強制割り込み (デバイスのホスト インターフェイスまたは PC の CPU のいずれか) によるオーバーヘッドにより、リンクの効率を低下させます。同じプリント基板に接続されたデバイス用のプロトコルであるため、長距離通信用のプロトコルほどの伝送エラーに対する許容度は必要ないため、この効率の低下は PCIe に特有のものではありません。
リンクの効率
ネットワークのような通信リンクの場合、帯域幅の一部はプロトコルのオーバーヘッドによって消費されます。[131]
例えば、PCIe 1.xレーンは、物理層上で250MB/秒（シンプレックス）のデータレートを提供します。これはペイロード帯域幅ではなく、物理層帯域幅です。PCIeレーンは、完全な機能を実現するために追加情報を伝送する必要があります。[131]
Gen2 のオーバーヘッドは、トランザクションあたり 20、24、または 28 バイトになります。[説明が必要] [引用が必要]
Gen3 のオーバーヘッドは、トランザクションあたり 22、26、または 30 バイトになります。[説明が必要] [引用が必要]
128 バイトのペイロードの場合は 86%、1024 バイトのペイロードの場合は 98% です。レジスタ設定 (4 バイト) などの小さなアクセスの場合、効率は 16% まで低下します。[引用が必要]
最大ペイロードサイズ（MPS）は、チェーン内のデバイスの最小最大値に基づいて、すべてのデバイスに設定されます。1つのデバイスのMPSが128バイトの場合、ツリー内のすべてのデバイスのMPSを128バイトに設定する必要があります。この場合、バスの書き込みのピーク効率は86％になります。[131] : 3
アプリケーション
PCI Express は、消費者、サーバー、産業用アプリケーションにおいて、マザーボードレベルの相互接続 (マザーボードに取り付けられた周辺機器をリンク)、パッシブ バックプレーン相互接続、およびアドイン ボードの 拡張カードインターフェイスとして機能します。
消費者向けラップトップやデスクトップから企業データ サーバーまで、ほぼすべての最新 PC (2012 年現在[update]) では、PCIe バスが主要なマザーボード レベルの相互接続として機能し、ホスト システム プロセッサを統合周辺機器 (表面実装 IC) とアドオン周辺機器 (拡張カード) の両方に接続します。これらのシステムのほとんどでは、PCIe バスは 1 つ以上のレガシー PCI バスと共存し、レガシー PCI 周辺機器の大規模な集合体との下位互換性を確保しています。
2013年現在、新しいシステムのグラフィックカードのデフォルトインターフェースはAGP[update]に代わりPCI Expressとなっている。 2010年以降にAMD (ATI)とNvidiaがリリースしたグラフィックカードのほぼすべてのモデルはPCI Expressを使用している。Nvidiaは、スケーラブルリンクインターフェース(SLI)技術にPCIeの高帯域幅データ転送を使用し、同じチップセットとモデル番号の複数のグラフィックカードを並行して実行できるようにして、パフォーマンスを向上させた。[要出典]このインターフェースはその後廃止された。AMDは、CrossFireと呼ばれるPCIeベースのマルチGPUシステムも開発している。[要出典] AMD、Nvidia、およびIntelは、最大4つのPCIe x16スロットをサポートするマザーボードチップセットをリリースしており、トライGPUおよびクアッドGPUカード構成が可能となっている。
外部GPU
理論的には、外部 PCIe は、ノート PC を任意の PCIe デスクトップ ビデオ カード (独自の外部ハウジングに収納され、電源と冷却装置が付属) に接続することで、ノート PC にデスクトップのグラフィック パワーを与えることができます。これは、ExpressCard またはThunderboltインターフェイスで可能です。ExpressCard インターフェイスは5 Gbit/s (0.5 GB/s スループット) のビット レートを提供しますが、Thunderbolt インターフェイスは最大 40 Gbit/s (5 GB/s スループット) のビット レートを提供します。
2006年、Nvidiaはプロフェッショナル市場向けの高度なグラフィックアプリケーションに使用できるQuadro Plex外付けPCIe GPUファミリーを開発しました。 [132]これらのビデオカードには、ホスト側カード用のPCI Express x8またはx16スロットが必要であり、8つのPCIeレーンを備えたVHDCIを介してPlexに接続します。[133]
2008年、AMDはPCIe x8信号伝送と互換性のある独自のケーブルシステムに基づくATI XGPテクノロジーを発表しました。 [134]このコネクタは、富士通AmiloとAcer Ferrari Oneノートブックで利用できます。その後すぐに、富士通はXGP用のAMILO GraphicBoosterエンクロージャを発売しました。[135] 2010年頃、AcerはXGP用のDynavividグラフィックスドックを発売しました。[136]
2010年には、PCI ExpressCardスロットを介してラップトップまたはデスクトップに接続できる外付けカードハブが導入されました。これらのハブは、フルサイズのグラフィックカードを受け入れることができます。例としては、MSI GUS、[137] Village InstrumentのViDock、[138] Asus XG Station、Bplus PE4H V3.2アダプタ、[139]などがあります。さらに、より即席のDIYデバイスもあります。[140]ただし、このようなソリューションは、ラップトップで利用可能なPCIeスロットのサイズ（多くの場合、x1のみ）とバージョンによって制限されます。
Intel Thunderboltインターフェースは、PCIeカードを外部から接続するための新しいオプションを提供しました。Magmaは、最大3枚のPCIeカード（x8で2枚、x4で1枚）を搭載できるExpressBox 3Tをリリースしました。[141] MSIも、ビデオカード専用のPCIeシャーシであるThunderbolt GUS IIをリリースしました。[142] SonnetのEcho Express [143]やmLogicのmLinkなどの他の製品は、より小さなフォームファクタのThunderbolt PCIeシャーシです。[144]
2017年には、フルレングスのPCIe x16インターフェースを備えたRazer Coreなど、より充実した機能を備えた外付けカードハブが導入されました。[145]
ストレージデバイス
PCI Express プロトコルは、メモリ カードやソリッド ステート ドライブ(SSD)などのフラッシュ メモリデバイスへのデータ インターフェイスとして使用できます。
XQDカードは、CompactFlash Associationによって開発された、PCI Expressを利用したメモリカードフォーマットであり、最大1GB/秒の転送速度を実現します。[146]
多くの高性能なエンタープライズクラスの SSD は、PCI Express RAID コントローラーカードとして設計されています。[要出典] NVMe が標準化される前は、これらのカードの多くは、オペレーティング システムとの通信に独自のインターフェイスとカスタム ドライバーを使用していました。シリアル ATA または SASドライブと比較して、転送速度 (1 GB/秒以上) と IOPS (1 秒あたり 100 万 I/O 操作以上) がはるかに高かったのです。[定量化] [147] [148]たとえば、2011 年に OCZ と Marvell は、最大容量 12 TB、シーケンシャル転送で最大 7.2 GB/秒、ランダム転送で最大 252 万 IOPS のパフォーマンスを備えた、PCI Express 3.0 x16 スロット用のネイティブ PCI Express ソリッド ステート ドライブ コントローラーを共同開発しました。[149] [関連性あり? ]
SATA Expressは、SATA互換ポートを介してSSDを接続するためのインターフェースであり、接続されたストレージデバイスへの純粋なPCI Express接続として複数のPCI Expressレーンをオプションで提供します。[150] M.2は、内部に取り付けられたコンピュータ拡張カードと関連コネクタの仕様であり、複数のPCI Expressレーンを使用します。[151]
PCI Expressストレージデバイスは、下位互換性のためのAHCI論理インターフェイスと、そのようなデバイスが提供する内部並列処理を利用して提供されるはるかに高速なI/O操作のためのNVM Express論理インターフェイスの両方を実装できます。エンタープライズクラスのSSDは、PCI Express経由でSCSIを実装することもできます。[152]
クラスタ相互接続
特定のデータセンターアプリケーション（大規模コンピュータクラスタなど）では、銅線ケーブルの距離制限のため、光ファイバー相互接続を使用する必要があります。通常、これらのアプリケーションにはイーサネットやファイバーチャネルなどのネットワーク指向の標準で十分ですが、ルーティング可能なプロトコルによって生じるオーバーヘッドが望ましくない場合があり、 InfiniBand、RapidIO、NUMAlinkなどの低レベルの相互接続が必要になります。PCIeやHyperTransportなどのローカルバス標準は、原理的にはこの目的に使用できますが、[153] 2015年時点では、 Dolphin ICSやTTTech Auto [update]などのニッチベンダーからのみソリューションが提供されています。
競合するプロトコル
高帯域幅シリアル アーキテクチャに基づくその他の通信規格には、InfiniBand、RapidIO、HyperTransport、Intel QuickPath Interconnect、Mobile Industry Processor Interface (MIPI)、NVLinkなどがあります。これらの違いは、柔軟性と拡張性と、遅延とオーバーヘッドのトレードオフに基づいています。たとえば、システムをホットプラグ可能にするには (Infiniband ではホットプラグ可能で、PCI Express ではホットプラグ不可)、ソフトウェアでネットワーク トポロジの変更を追跡する必要があります。[引用が必要]
もう 1 つの例は、パケットを短くしてレイテンシを減らすことです (バスがメモリ インターフェイスとして動作する必要がある場合に必要)。パケットが小さくなると、パケット ヘッダーがパケットのより高い割合を消費するため、有効な帯域幅が減少します。この目的のために設計されたバス プロトコルの例としては、RapidIO や HyperTransport があります。[引用が必要]
PCI Express は中間に位置し、[明確化が必要]設計上はデバイス相互接続やルーティングされたネットワーク プロトコルではなく、システム相互接続 (ローカル バス) を目的としています。さらに、ソフトウェアの透過性という設計目標によりプロトコルが制約され、レイテンシがいくらか増加します。[引用が必要]
PCIe 4.0の実装の遅れにより、Gen-Zコンソーシアム、CCIXの取り組み、オープンなコヒーレントアクセラレータプロセッサインターフェイス（CAPI）がすべて2016年末までに発表されました。[154]
2019年3月11日、インテルはPCI Express 5.0物理層インフラストラクチャに基づく新しい相互接続バスであるCompute Express Link（CXL）を発表しました。CXL仕様の最初の推進者には、アリババ、シスコ、デルEMC、フェイスブック、グーグル、HPE、ファーウェイ、インテル、マイクロソフトが含まれていました。[155]
インテグレーターリスト
PCI-SIGインテグレーターリストには、PCI-SIGメンバー企業が製造し、コンプライアンステストに合格した製品が掲載されている。このリストには、スイッチ、ブリッジ、NIC、SSDなどが含まれる。[156]
参照
- アクティブステートパワーマネジメント(ASPM)
- 周辺機器相互接続(PCI)
- PCI構成スペース
- PCI-X (PCI 拡張)
- PCI/104-エクスプレス
- PCIe/104
- ルート複合体
- シリアルデジタルビデオ出力(SDVO)
- デバイスのビットレート一覧 § メインバス
- UCIe
- コンピュート エクスプレス リンク(CXL)
注記
- ^ スイッチは 1 つのエンドポイントから複数のエンドポイントを作成し、複数のデバイスで共有することができます。
- ^ USB 3.0 ポートは PCI Express バスが供給できる以上の電力を必要とするため、カードのシリアル ATA 電源コネクタが搭載されています。多くの場合、 4 ピンの Molex 電源コネクタが使用されます。
参考文献
- ^ IBM Power 770 および 780 の技術概要と紹介。IBM Redbooks。2013 年 6 月 6 日。ISBN 978-0-7384-5121-3。
- ^ Mayhew, D.; Krishnan, V. (2003 年 8 月)。「PCI Express と高度なスイッチング: 次世代インターコネクト構築への進化の道」。第 11 回高性能インターコネクトシンポジウム、2003 年。議事録。pp. 21–29。doi : 10.1109 / CONECT.2003.1231473。ISBN 0-7695-2012-X. S2CID 7456382。
- ^ 「PCI Express の定義」。PCMag。
- ^ Zhang, Yanmin; Nguyen, T Long (2007 年 6 月)。「カーネルで PCI Express の高度なエラー報告を有効にする」(PDF) 。Linux シンポジウムの議事録。Fedora プロジェクト。2016年 3 月 10 日時点のオリジナル(PDF)からアーカイブ。2012年5 月 8 日閲覧。
- ^ https://www.hyperstone.com フラッシュメモリフォームファクタ – 信頼性の高いフラッシュストレージの基礎、2018年4月19日閲覧
- ^ abc Ravi Budruk (2007年8月21日). 「PCI Express Basics」. PCI-SIG . 2014年7月15日時点のオリジナル(PDF)からアーカイブ。2014年7月15日閲覧。
- ^ 「PCIeスロットとその用途とは」。PCガイド101。2021年5月18日。 2021年6月21日閲覧。
- ^ 「How PCI Express Works」How Stuff Works 2005年8月17日。2009年12月3日時点のオリジナルよりアーカイブ。2009年12月7日閲覧。
- ^ 「4.2.4.9. リンク幅とレーンシーケンスのネゴシエーション」、PCI Express 基本仕様、リビジョン 2.1。、2009 年 3 月 4 日
- ^ abc 「PCI Express アーキテクチャに関するよくある質問」。PCI-SIG。2008 年 11 月 13 日時点のオリジナルよりアーカイブ。2008 年11 月 23 日閲覧。
- ^ 「PCI Express バス」。インターフェース バス。2007 年 12 月 8 日時点のオリジナルよりアーカイブ。2010 年6 月 12 日閲覧。
- ^ PCIe 5.0 までの PCIe ベース仕様では 32 レーンが定義されていますが、 PCIe カード電気機械仕様にはカード標準がなく、そのレーン数は実装されていません。
- ^ 「PCI Express – PCI Express 規格の概要」。開発者ゾーン。ナショナルインスツルメンツ。2009 年 8 月 13 日。2010 年 1 月 5 日時点のオリジナルよりアーカイブ。2009年12 月 7 日に閲覧。
- ^ Qazi、Atif。「PCIeスロットとは何か？」PC Gear Lab 。 2020年4月8日閲覧。
- ^ 「新しい PCIe フォーム ファクタにより PCIe SSD の採用が拡大」NVM Express 2012 年 6 月 12 日。2015 年 9 月 6 日時点のオリジナルよりアーカイブ。
- ^ 「Memblaze PBlaze4 AIC NVMe SSD レビュー」。StorageReview。2015年 12 月 21 日。
- ^ 2015 年 7 月、Kane Fulton 20 (2015 年 7 月 20 日)。「ゲームの未来を形作る 19 種類のグラフィック カード」。TechRadar。
{{cite web}}: CS1 maint: numeric names: authors list (link) - ^ Leadbetter, Richard (2020年9月16日). 「Nvidia GeForce RTX 3080レビュー：次のレベルへようこそ」. Eurogamer .
- ^ Discuss、btarunr (2023年1月6日)。「ASUS x Noctua RTX 4080グラフィックスカードは5スロット厚、実機レビュー」TechPowerUp 。 2024年9月19日閲覧。
- ^ 「Sapphire Radeon RX 5700 XT Pulseレビュー | bit-tech.net」。bit -tech.net 。 2019年8月26日閲覧。
- ^ “AMD Radeon™ RX 5700 XT 8GB GDDR6 THICC II – RX-57XT8DFD6”. xfxforce.com . 2019年9月1日時点のオリジナルよりアーカイブ。2019年8月25日閲覧。
- ^ 「ROG Strix GeForce RTX 3080 OC Edition 10GB GDDR6X | グラフィックカード」. rog.asus.com .
- ^ 「PCI カードの A 側、B 側の構成とは何ですか」。よくある質問。Adex Electronics。1998 年。2011 年 11 月 2 日時点のオリジナルよりアーカイブ。2011年10 月 24 日閲覧。
- ^ ab PCI Express カード電気機械仕様リビジョン 2.0
- ^ 「PCI Express カード電気機械仕様リビジョン 4.0、バージョン 1.0 (クリーン)」。
- ^ 「L1 PM サブステートと CLKREQ、リビジョン 1.0a」(PDF) 。PCI-SIG。2018年 12 月 4 日時点のオリジナル(PDF)からアーカイブ。2018 年11 月 8 日に閲覧。
- ^ 「PWRBRK信号ECNによる緊急電力削減メカニズム」(PDF) 。PCI-SIG。 2018年11月9日時点のオリジナル(PDF)からアーカイブ。2018年11月8日閲覧。
- ^ 「PCIeケーブルはどこに接続しますか？」 2022年1月16日. 2022年6月10日閲覧。
- ^ PCI Express カード電気機械仕様改訂版 1.1
- ^ Schoenborn, Zale (2004)、PCI Express アーキテクチャのボード設計ガイドライン(PDF) 、PCI-SIG、pp. 19–21、2016年 3 月 27 日のオリジナルからアーカイブ(PDF)
- ^ PCI Express 基本仕様、リビジョン 1.1ページ 332
- ^ ab 「Mini-Fit® PCI Express®* ワイヤ対ボードコネクタシステム」(PDF) 。2020 年12 月 4 日閲覧。
- ^ PCI Express x16 グラフィックス 150W-ATX 仕様リビジョン 1.0
- ^ PCI Express 225 W/300 W 高出力カード電気機械仕様改訂版 1.0
- ^ PCI Express カード電気機械仕様改訂版 3.0
- ^ Yun Ling (2008年5月16日). 「PCIe Electromechanical Updates」。2015年11月5日時点のオリジナルよりアーカイブ。 2015年11月7日閲覧。
- ^ 「12VHPWR サイドバンドの割り当てと要件 - PCIe 5.x ECN」。PCI SIG。2022 年 5 月 12 日。
- ^ 「12V-2x6 コネクタの PCIe Base 6.0 への更新 - PCIe 6.x ECN」。PCI SIG。2023 年 8 月 31 日。
この ECN は、新しい 12V-2x6 コネクタのコネクタ タイプ エンコーディングを定義します。CEM 5.1 で定義されているこのコネクタは、12VHPWR コネクタに代わるものです。
- ^ 「次世代 SSD を高速化するインターフェース、M.2 を理解する」 2015 年 2 月 8 日。
- ^ 「MP1: Mini PCI Express / PCI Express アダプタ」hwtools.net 2014年7月18日。2014年10月3日時点のオリジナルよりアーカイブ。2014年9月28日閲覧。
- ^ IT Essentials コンパニオンガイド v8. Cisco Press. 2023年7月9日. ISBN 978-0-13-816625-0。
- ^ モバイルコンピューティングの導入と管理：CompTIA Mobility+認定資格取得のための実践的なスキル。John Wiley & Sons。2015年2月24日。ISBN 978-1-118-82461-0。
- ^ 「mSATA FAQ: 基本的な入門書」。ノートブックのレビュー。2012年2月12日時点のオリジナルよりアーカイブ。
- ^ 「Eee PC Research」。ivc (wiki)。2010年3月30日時点のオリジナルよりアーカイブ。2009年10月26日閲覧。
- ^ 「デスクトップ ボードのソリッド ステート ドライブ (SSD) の互換性」。Intel。2016年1 月 2 日時点のオリジナルよりアーカイブ。
- ^ 「M.2 カードの違いを区別する方法 | Dell US」www.dell.com 。2020 年3 月 24 日閲覧。
- ^ 「PCI Express 外部ケーブル接続 1.0 仕様」。2007 年 2 月 10 日時点のオリジナルよりアーカイブ。2007年2 月 9 日に閲覧。
- ^ 「PCI-SIG が PCI Express 外部ケーブル仕様を完成」。PCI SIG。2007 年 2 月 7 日。2013 年 11 月 26 日時点のオリジナルよりアーカイブ。2012 年12 月 7 日閲覧。
- ^ ab 「OCuLinkコネクタとケーブルが新しいPCIe規格をサポート」。www.connectortips.com。2017年3月13日時点のオリジナルよりアーカイブ。
- ^ Mokosiy, Vitaliy (2020年10月9日). 「用語の解説: M.2、NVMe、USB-C、SAS、PCIe、U.2、OCuLink」。Medium 。 2021年3月26日閲覧。
- ^ 「Supermicro Universal I/O (UIO) ソリューション」。Supermicro.com。2014 年 3 月 24 日時点のオリジナルよりアーカイブ。2014 年3 月 24 日閲覧。
- ^ 「M-PCIe テストの準備」、PC ボード設計、EDN
- ^ ab 「PCI SIG が M-PCIe oculink と第 4 世代 PCIe について議論」、The Register、英国、2013 年 9 月 13 日、2017 年 6 月 29 日時点のオリジナルよりアーカイブ
- ^ 「PCI Express 4.0 よくある質問」。pcisig.com。PCI -SIG。2014 年 5 月 18 日時点のオリジナルよりアーカイブ。2014 年5 月 18 日閲覧。
- ^ abc 「PCI Express 3.0 よくある質問」。pcisig.com。PCI -SIG。2014年2月1日時点のオリジナルよりアーカイブ。2014年5月1日閲覧。
- ^ 「GT/s とは一体何を意味するのか?」TM World。2012 年 8 月 14 日時点のオリジナルよりアーカイブ。2012 年12 月 7 日閲覧。
- ^ 「Deliverable 12.2」。SE : Eiscat。2010年8月17日時点のオリジナルよりアーカイブ。2012年12月7日閲覧。
- ^ PCI SIG、2008年7月6日時点のオリジナルよりアーカイブ
- ^ 「PCI Express Base 2.0 仕様発表」(PDF) (プレス リリース) 。PCI-SIG。2007年 1 月 15 日。2007年 3 月 4 日時点のオリジナル(PDF)からアーカイブ。2007年2 月 9 日に閲覧。— このプレスリリースでは、総帯域幅という用語は、着信帯域幅と発信帯域幅の合計を指します。この用語を使用すると、全二重 100BASE-TX の総帯域幅は 200 Mbit/s になります 。
- ^ Smith, Tony (2006 年 10 月 11 日). 「PCI Express 2.0 最終ドラフト仕様が公開」. The Register . 2007 年 1 月 29 日時点のオリジナルよりアーカイブ。2007年2 月 9 日閲覧。
- ^ Key, Gary; Fink, Wesley (2007 年 5 月 21 日). 「Intel P35: Intel のメインストリーム チップセットが成長」AnandTech。2007 年 5 月 23 日時点のオリジナルよりアーカイブ。2007年5 月 21 日閲覧。
- ^ Huynh, Anh (2007 年 2 月 8 日). 「NVIDIA "MCP72" の詳細が明らかに」. AnandTech . 2007 年 2 月 10 日時点のオリジナルよりアーカイブ。2007年2 月 9 日閲覧。
- ^ 「Intel P35 Express チップセット製品概要」(PDF)。Intel。2007年 9 月 26 日時点のオリジナルよりアーカイブ(PDF) 。2007 年9 月 5 日閲覧。
- ^ Hachman, Mark (2009年8月5日). 「PCI Express 3.0仕様は2010年に延期」. PC Mag. 2014年1月7日時点のオリジナルよりアーカイブ。2012年12月7日閲覧。
- ^ 「PCI Express 3.0 帯域幅: 8.0 ギガ転送/秒」。ExtremeTech。2007 年 8 月 9 日。2007 年 10 月 24 日時点のオリジナルよりアーカイブ。2007年9 月 5 日閲覧。
- ^ 「PCI Special Interest Group が PCI Express 3.0 標準を公開」。X bit labs。2010 年 11 月 18 日。2010 年 11 月 21 日時点のオリジナルよりアーカイブ。2010年11 月 18 日に閲覧。
- ^ 「PCIe 3.1 および 4.0 仕様が明らかに」。eteknix.com 2013 年 7 月。2016 年 2 月 1 日時点のオリジナルよりアーカイブ。
- ^ 「Trick or Treat… PCI Express 3.1 リリース!」synopsys.com。 2015年3月23日時点のオリジナルよりアーカイブ。
- ^ 「PCI Express 4.0 が 16 GT/s に進化、PCI Express 3.0 テクノロジーの 2 倍のスループットを実現」(プレス リリース)。PCI-SIG。2011 年 11 月 29 日。2012 年 12 月 23 日時点のオリジナルよりアーカイブ。2012 年12 月 7 日閲覧。
- ^ 「よくある質問 | PCI-SIG」pcisig.com。2016年10月20日時点のオリジナルよりアーカイブ。
- ^ 「PCIe 4.0 Heads to Fab, 5.0 to Lab」。EE Times。2016年6月26日。2016年8月28日時点のオリジナルよりアーカイブ。2016年8月27日閲覧。
- ^ 「Mellanox、次世代の 100G InfiniBand および Ethernet スマート相互接続アダプタである ConnectX-5 を発表 | NVIDIA」www.mellanox.com。
- ^ 「Mellanox、記録的なレベルのパフォーマンスとスケーラビリティを実現する 200Gb/s HDR InfiniBand ソリューションを発表 | NVIDIA」www.mellanox.com。
- ^ "IDF: PCIe 4.0 は残り、PCIe 5.0 は任意に". Heise Online (ドイツ語)。 2016 年 8 月 18 日。2016 年 8 月 19 日のオリジナルからアーカイブ。2016 年8 月 18 日に取得。
- ^ ブライアン・トンプト、コグニティブ時代のPOWER9プロセッサ
- ^ 2016 IEEE Hot Chips 28 シンポジウム (HCS)、2016 年 8 月 21 ～ 23 日
- ^ ab Born, Eric (2017 年 6 月 8 日). 「PCIe 4.0 仕様がついに 16 GT/s に対応」. 技術レポート. 2017 年 6 月 8 日時点のオリジナルよりアーカイブ。2017 年6 月 8 日閲覧。
- ^ 「IBM、AI向けの最先端のサーバーを発表」www-03.ibm.com 2017年12月5日。2017年12月8日時点のオリジナルよりアーカイブ。
- ^ IBM Power System AC922 (8335-GTG) サーバーは、画期的な AI、HPDA、HPC パフォーマンスの高速化を実現し、洞察を得るまでの時間を短縮します。IBM ヨーロッパ ハードウェア発表 ZG17-0147
- ^ 「NETINT、PCIe 4.0をサポートするCodensityを発表 – NETINT Technologies」。NETINT Technologies 。 2018年7月17日。2018年9月29日時点のオリジナルよりアーカイブ。2018年9月28日閲覧。
- ^ Mujtaba、Hassan（2019年1月9日）。「Zen 2ベースのAMD Ryzen 3000シリーズCPUが2019年半ばに発売」
- ^ Alcorn, Paul (2019年6月3日). 「AMD、古いソケットAM4マザーボードでのPCIe 4.0サポートを廃止、その理由はここに」。Tom 's Hardware。2019年6月10日時点のオリジナルよりアーカイブ。 2019年6月10日閲覧。
- ^ Alcorn, Paul (2019年1月10日). 「PCIe 4.0がすべてのAMDソケットAM4マザーボードに搭載される可能性あり（更新）」. Tom's Hardware . 2019年6月10日時点のオリジナルよりアーカイブ。 2019年6月10日閲覧。
- ^ Cutress、Dr. Ian (2020年8月13日)。「Tiger Lake IOと電力」。Anandtech。
- ^ 「1、2、3、4、5... PCIe 5.0 が正式に発表されました | synopsys.com」www.synopsys.com 。 2017 年6 月 7 日閲覧。
- ^ 「PLDA、XpressRICH5™ PCIe 5.0 コントローラ IP の提供開始を発表 | PLDA.com」www.plda.com 。2018 年6 月 28 日閲覧。
- ^ 「XpressRICH5 for ASIC | PLDA.com」www.plda.com . 2018年6月28日閲覧。
- ^ 「2年以内に帯域幅を2倍に: PCI Express® ベース仕様リビジョン5.0、バージョン0.9がメンバーに利用可能に」pcisig.com 。 2018年12月12日閲覧。
- ^ 「PCIe 5.0 がプライムタイムに対応」tomshardware.com 2019 年 1 月 17 日。2019年1 月 18 日閲覧。
- ^ 「PCI-SIG®、新しいPCI Express® 5.0仕様で32GT/sを達成」www.businesswire.com 2019年5月29日。
- ^ "PCI-Express 5.0: 中国の最新のコントローラー". PC ゲーム ハードウェア。 2019年11月18日。
- ^ IBMのPOWER10プロセッサー、Hot Chips 32、2020年8月16～18日
- ^ Power E1080 Enterprise サーバーは、ハイブリッド クラウドでコア運用アプリケーションと AI アプリケーションを安全かつ効率的に拡張するのに役立つ、独自に設計されたプラットフォームを提供します。IBM ヨーロッパ ハードウェア発表 ZG21-0059
- ^ ab IBM Power E1080 技術概要と紹介
- ^ 「Intel、第12世代Intel Coreを発表、世界最高のゲーミングを発売」Intel.com 2022年2月16日閲覧。
- ^ 「NVIDIA、次世代の高速コンピューティング、Hopper アーキテクチャを発表」
- ^ 「AMD、COMPUTEX 2022で業界をリードするゲーミング、商用、メインストリームPCテクノロジーを展示」AMD.com。2022年5月23日閲覧。
- ^ 「第4世代AMD EPYC™プロセッサーアーキテクチャ」AMD.com 2022年11月12日閲覧。
- ^ ab 「PCI-SIG®、64GT/sを実現する次期PCI Express® 6.0仕様を発表」www.businesswire.com 2019年6月18日。
- ^ スミス、ライアン。「PCI Express 帯域幅が再び倍増：PCIe 6.0 が発表、仕様は 2021 年に実装予定」www.anandtech.com。
- ^ 「PCI Express 6.0、来年の最終版に先駆けてバージョン 0.5 に到達 – Phoronix」www.phoronix.com。
- ^ Shilov, Anton (2020年11月4日). 「PCIe 6.0仕様がマイルストーンに到達: 完全なドラフトが準備完了」. Tom's Hardware .
- ^ Yanes, Al. 「PCIe® 6.0 仕様、バージョン 0.9: 最終リリースに一歩近づく | PCI-SIG」。pcisig.com。2021年10月 6 日閲覧。
- ^ 「PCI-SIG®、ビッグデータアプリケーションを強化する記録的なパフォーマンスを実現するPCIe® 6.0仕様をリリース」。Business Wire。2022年1月11日。 2022年2月16日閲覧。
- ^ 「NVIDIA Blackwell プラットフォームが登場し、コンピューティングの新時代を切り開く」
- ^ 「PCI Express仕様の進化：第6世代、30年を経てもなお勢いを維持」。Pci-Sig。2022年1月11日。 2022年2月16日閲覧。
- ^ Debendra Das Sharma (2020年6月8日). 「PCIe 6.0仕様: 将来のI/Oニーズに対応するインターコネクト」. PCI-SIG. p. 8. 2021年10月30日時点のオリジナルよりアーカイブ。
- ^ 「PCIe 6.0で限界に挑戦：PAM4をPCIeに導入」（PDF） 。 2022年2月16日閲覧。
- ^ 「PowerPointプレゼンテーション」(PDF) 。 2022年2月16日閲覧。
- ^ 「PCI-SIG®、128 GT/s を実現する PCI Express® 7.0 仕様を発表」。Business Wire。2022 年 6 月 21 日。2022年6 月 25 日閲覧。
- ^ 「PCIe® 7.0仕様、バージョン0.5が利用可能になりました：メンバーは完全なドラフトを利用できます」。pcisig.com 。2024年4月3日閲覧。
- ^ 「PLX デモでは、データ センター クラスタリング相互接続として光ファイバー経由の PCIe が紹介されています」。ケーブル配線の設置。Penn Well。2012年8 月 29 日閲覧。
- ^ 「光ファイバーシステムで第2世代PCI Express Gen 2を導入」。Adnaco。2011年4月22日。2012年10月4日時点のオリジナルよりアーカイブ。2012年8月29日閲覧。
- ^ 「PCIe アクティブ光ケーブルシステム」。2014年12月30日時点のオリジナルよりアーカイブ。2015年10月23日閲覧。
- ^ IBM Power Systems E870 および E880 の技術概要と紹介
- ^ 「Acer、Asus、IntelのThunderbolt SpeedテクノロジーをWindows PCに搭載へ」PC World 2011年9月14日。2012年1月18日時点のオリジナルよりアーカイブ。2012年12月7日閲覧。
- ^ Kevin Parrish (2013 年 6 月 28 日)。「PCIe for Mobile が発売、PCIe 3.1、4.0 の仕様が明らかに」。Tom 's Hardware。2014年7 月 10 日閲覧。
- ^ 「PCI Express 4.0 ドラフト 0.7 および PIPE 4.4 仕様 – 設計者にとっての意味は? — Synopsys 技術記事 | ChipEstimate.com」。www.chipestimate.com 。2018年6 月 28 日閲覧。
- ^ 「PCI Express 1x、4x、8x、16x バスのピン配置と配線 @」。RU : Pinouts。2009 年 11 月 25 日時点のオリジナルよりアーカイブ。2009年12 月 7 日閲覧。
- ^ 「PCI Express アーキテクチャの PHY インターフェイス」(PDF) (バージョン 2.00 版)。Intel。2008年 3 月 17 日時点のオリジナル(PDF)からアーカイブ。2008 年5 月 21 日に取得。
- ^ PCI Express システムアーキテクチャ
- ^ PCI Express アーキテクチャ、intel.com
- ^ 「PCI Express コネクタの機械図面」。インターフェース バス。2007 年12 月 7 日閲覧。
- ^ 「PCIe コネクタの FCi 回路図」(PDF) . FCI connect . 2007 年12 月 7 日閲覧。
- ^ メッセージシグナル割り込みの使用による割り込み遅延の削減
- ^ PCI Express 基本仕様、リビジョン 3.0表 4-24
- ^ https://ww1.microchip.com/downloads/aemDocuments/documents/TCG/ProductDocuments/Brochures/00003818.pdf
- ^ IBM Power 770 および 780 の技術概要と紹介。IBM Redbooks。2013 年 6 月 6 日。ISBN 978-0-7384-5121-3。
- ^ CompTIA A+ 試験対策 (試験 220-602、220-603、220-604)。ピアソン エデュケーション。2007 年 7 月 19 日。ISBN 978-0-7686-9003-3。
- ^ コンピュータ周辺機器とインターフェース。技術出版物プネ。2008年。ISBN 9788184313086. 2014年2月25日時点のオリジナルよりアーカイブ。2009年7月23日閲覧。
- ^ abcde Lawley, Jason (2014 年 10 月 28 日). 「PCI Express システムのパフォーマンスを理解する」(PDF) . 1.2. Xilinx.
- ^ 「NVIDIA、NVIDIA Quadro® Plexを発表 – ビジュアルコンピューティングの飛躍的進歩」。Nvidia 。 2006年8月1日。2006年8月24日時点のオリジナルよりアーカイブ。2018年7月14日閲覧。
- ^ 「Quadro Plex VCS – 高度な視覚化とリモート グラフィックス」。nVidia。2011 年 4 月 28 日時点のオリジナルよりアーカイブ。2010 年9 月 11 日閲覧。
- ^ "XGP". ATI . AMD. 2010年1月29日時点のオリジナルよりアーカイブ。2010年9月11日閲覧。
- ^ Fujitsu-Siemens Amilo GraphicBooster 外付けノート PC GPU リリース、2008 年 12 月 3 日、2015 年 10 月 16 日時点のオリジナルよりアーカイブ、2015 年8 月 9 日閲覧
- ^ AcerのDynaVivid Graphics Dockがフランスに到着、米国ではどうなっているのか？、2010年8月11日、2015年10月16日時点のオリジナルよりアーカイブ、 2015年8月9日閲覧。
- ^ Dougherty, Steve (2010 年 5 月 22 日)、「MSI が Computex でノート PC 用外付けグラフィック ソリューション「GUS」を展示」、TweakTown
- ^ Hellstrom, Jerry (2011年8月9日)、「ExpressCard は (それほど) 速くない方法で成功しようとしているのか?」、PC Perspective (論説)、2016年2月1日時点のオリジナルよりアーカイブ
- ^ 「PE4H V3.2 (PCIe x16 アダプタ)」。Hwtools.net。2014 年 2 月 14 日時点のオリジナルよりアーカイブ。2014年2 月 5 日閲覧。
- ^ O'Brien, Kevin (2010 年 9 月 8 日)、「DIY ViDOCK を使用してノートブックのグラフィック カードをアップグレードする方法」、ノートブック レビュー、2013 年 12 月 13 日のオリジナルからアーカイブ
- ^ Lal Shimpi、Anand (2011年9月7日)、「Thunderboltデバイスが少しずつ登場: MagmaのExpressBox 3T」、AnandTech、2016年3月4日時点のオリジナルよりアーカイブ
- ^ 「Thunderbolt 搭載 MSI GUS II 外付け GPU エンクロージャ」The Verge (ハンズオン) 2012 年 1 月 10 日。2012 年 2 月 13 日時点のオリジナルよりアーカイブ。2012年2 月 12 日閲覧。
- ^ 「PCI express グラフィックス、Thunderbolt」、Tom's hardware、2012 年 9 月 17 日
- ^ 「M logics M link Thunderbold シャーシは出荷なし」、Engadget、2012年12月13日、2017年6月25日時点のオリジナルよりアーカイブ
- ^ Burns, Chris (2017年10月17日)、「2017 Razer Blade Stealth and Core V2 details」、SlashGear、2017年10月17日時点のオリジナルよりアーカイブ
- ^ 「CompactFlash Association が次世代 XQD フォーマットの準備を進め、125 MB/秒以上の書き込み速度を約束」。Engadget。2011 年 12 月 8 日。2014 年 5 月 19 日時点のオリジナルよりアーカイブ。2014 年5 月 18 日閲覧。
- ^ Zsolt Kerekes (2011 年 12 月)。「Fusion-io の ioDrives / PCIe SSD の設計の違いは何ですか?」storagesearch.com。2013 年 9 月 23 日時点のオリジナルよりアーカイブ。2013年10 月 2 日閲覧。
- ^ 「Fusion-io ioDrive Duo Enterprise PCIe レビュー」。storagereview.com。2012 年 7 月 16 日。2013 年 10 月 4 日時点のオリジナルよりアーカイブ。2013年10 月 2 日閲覧。
- ^ 「OCZ、エンタープライズ向け4 TiB、16 TiBソリッドステートドライブをデモ」。X-bit labs。2013年3月25日時点のオリジナルよりアーカイブ。2012年12月7日閲覧。
- ^ 「SATA Express による高速ストレージ アプリケーションの実現」。SATA-IO。2012 年 11 月 27 日時点のオリジナルよりアーカイブ。2012 年12 月 7 日閲覧。
- ^ 「SATA M.2 カード」。SATA-IO。2013 年 10 月 3 日時点のオリジナルよりアーカイブ。2013 年9 月 14 日閲覧。
- ^ 「SCSI Express」。SCSI Trade Association。2013年1月27日時点のオリジナルよりアーカイブ。2012年12月27日閲覧。
- ^ Meduri, Vijay (2011 年 1 月 24 日)。「高性能クラスター相互接続としての PCI Express の事例」HPCwire。2013 年 1 月 14 日時点のオリジナルよりアーカイブ。2012年12 月 7 日閲覧。
- ^ Evan Koblentz (2017年2月3日). 「新しいPCI Express 4.0の遅延により、次世代の代替品が強化される可能性」. Tech Republic . 2017年4月1日時点のオリジナルよりアーカイブ。 2017年3月31日閲覧。
- ^ Cutress, Ian. 「CXL 仕様 1.0 リリース: Intel の新しい業界高速インターコネクト」www.anandtech.com 。2019年8 月 9 日閲覧。
- ^ 「Integrators List | PCI-SIG」pcisig.com . 2019年3月27日閲覧。
さらに読む
- Budruk, Ravi; Anderson, Don; Shanley, Tom (2003)、Winkles, Joseph 'Joe' (編)、『PCI Express システム アーキテクチャ』、Mind share PC システム アーキテクチャ、Addison-Wesley、ISBN 978-0-321-15630-3、1120ページ。
- Solari, Edward; Congdon, Brad (2003)、『Complete PCI Express Reference: Design Implications for Hardware and Software Developers』、Intel、ISBN 978-0-9717861-9-6、1056ページ。
- Wilen, Adam; Schade, Justin P; Thornburg, Ron (2003 年 4 月)、『PCI Express 入門: ハードウェアおよびソフトウェア開発者向けガイド』、Intel、ISBN 978-0-9702846-9-3、325ページ。
外部リンク
ウィキメディア・コモンズの PCIe 関連メディア- PCI-SIG 仕様