ひずみ工学

ひずみ工学とは、半導体製造においてデバイスの性能を向上させるために用いられる一般的な戦略を指します。性能上の利点は、例えばトランジスタチャネルのひずみを調整することで得られ、これにより電子移動度（または正孔移動度）が向上し、チャネルの伝導性が向上します。別の例としては、太陽光をより効率的に利用するためにひずみ工学で設計された半導体光触媒があります。^[1]

AMD、IBM、Intelなど多くの著名なマイクロプロセッサメーカーは、主に130nm以下の技術に関して、さまざまな歪みエンジニアリング手法の使用を報告しています。CMOS技術で歪みエンジニアリングを使用する際の重要な考慮事項の1つは、PMOSとNMOSが異なるタイプの歪みに対して異なる反応を示すことです。具体的には、PMOSのパフォーマンスはチャネルに圧縮歪みを適用することで最大限に発揮されますが、NMOSは引張歪みから恩恵を受けます。^[2]歪みエンジニアリングに対する多くのアプローチは、局所的に歪みを誘発し、nチャネルとpチャネルの両方の歪みを独立して調整できるようにします。

1 つの代表的なアプローチは、歪みを誘発するキャッピング層の使用です。CVD シリコン窒化物は、歪みキャッピング層によく使用されます。歪みの大きさと種類 (例: 引張 vs. 圧縮) は、堆積条件、特に温度を調整することで調整できます。^[3]標準的なリソグラフィ パターン形成技術を使用して、歪みを誘発するキャッピング層を選択的に堆積し、たとえば PMOS 上にのみ圧縮フィルムを堆積することができます。

キャッピング層は、IBM-AMD が報告したデュアル ストレス ライナー(DSL) アプローチの鍵となります。DSL プロセスでは、標準的なパターン形成およびリソグラフィー技術を使用して、NMOS 上に引張シリコン窒化膜を、PMOS 上に圧縮シリコン窒化膜を選択的に堆積します。^{[引用が必要]}

2 つ目の有名なアプローチは、シリコンを多く含む固溶体、特にシリコンゲルマニウムを使用してチャネル歪みを調整することです。1 つの製造方法では、緩和されたシリコンゲルマニウム下層の上にシリコンをエピタキシャル成長させます。シリコン層の格子が引き伸ばされて、下層のシリコンゲルマニウムのより大きな格子定数を模倣するため、シリコンに引張歪みが生じます。逆に、圧縮歪みは、シリコンカーボンなどの格子定数の小さい固溶体を使用することで生じます。たとえば、米国特許番号 7,023,018 を参照してください。もう 1 つの密接に関連する方法は、MOSFETのソース領域とドレイン領域をシリコンゲルマニウムに置き換えることです。^[4]

薄膜では、エピタキシャル成長、または最近ではトポロジカル成長によって歪みを誘発することができます。

薄膜のエピタキシャル歪みは、一般的に、薄膜とその基板との間の格子不整合と、薄膜成長中または熱膨張の不整合によって生じる表面三重接合の再構築によって生じます。^[5]このエピタキシャル歪みを調整することで、薄膜の特性を緩和し、相転移を誘発することができます。ミスフィットパラメータ（）は、以下の式で与えられます。^[6]${\displaystyle f}$

${\displaystyle f=(a_{s}-a_{e})/a_{e}}$

ここで、はエピタキシャル膜の格子定数、は基板の格子定数です。ある臨界膜厚を超えると、ミスフィット転位またはマイクロツインの形成によってミスマッチひずみを緩和することがエネルギー的に有利になります。ミスフィット転位は、異なる格子定数を持つ層間の界面におけるダングリングボンドとして解釈できます。この臨界膜厚 ( ) は、Mathews と Blakeslee によって次のように計算されました。 ${\displaystyle a_{e}}$${\displaystyle a_{s}}$${\displaystyle h_{c}}$

${\displaystyle h_{c}={\frac {b(2-\nu cos^{2}\alpha )[ln(h_{c}/b)+1]}{8\pi |f|(1+ \nu )cos\ラムダ }}}$

ここで、はバーガースベクトルの長さ、はポアソン比、はバーガースベクトルとミスフィット転位線の間の角度、はバーガースベクトルと転位のすべり面に垂直なベクトルの間の角度です。厚さ ( ) が を超える薄膜の平衡面内ひずみは、次の式で表されます。 ${\displaystyle b}$${\displaystyle \nu}$${\displaystyle \alpha}$${\displaystyle \lambda}$${\displaystyle h}$${\displaystyle h_{c}}$

${\displaystyle \epsilon _{||}={\frac {f}{|f|}}{\frac {b(1-\nu cos^{2}(\alpha )[ln(h/b)+1]}{8\pi |f|(1+\nu )cos\lambda }}}$

薄膜界面におけるミスフィット転位の核形成と増殖によるひずみ緩和は、緩和速度に基づいて区別できる 3 つの段階で発生します。最初の段階は既存の転位の滑りによって支配され、緩和速度が遅いのが特徴です。2 番目の段階は、材料内の転位核形成のメカニズムに応じて、緩和速度が速くなります。最後に、最後の段階は、ひずみ硬化によるひずみ緩和の飽和を表します。^[7]

ひずみ工学は複合酸化物系でよく研究されており、この系ではエピタキシャルひずみがスピン、電荷、軌道の自由度間の結合に強く影響し、電気的特性や磁気的特性に影響を与える可能性がある。エピタキシャルひずみは金属-絶縁体転移を誘発し、反強磁性から強磁性への転移のキュリー温度をシフトさせることが示されている。^[8]合金薄膜では、エピタキシャルひずみがスピノーダル不安定性に影響を与え、したがって相分離の駆動力に影響を与えることが観察されている。これは、課せられたエピタキシャルひずみと、系の組成に依存する弾性特性との間の結合として説明される。^[9]${\displaystyle {\ce {La_{1-x}Sr_{x}MnO_{3}}}}$

研究者らは最近、ナノ構造トポロジー（Guerra and Vezenov, 2002）^{[10] [11]}やナノロッド/ナノピラーを酸化膜マトリックス内に組み込むことで、エピタキシャル成長で達成されるよりも大きなひずみを厚い酸化膜に実現した。^{[12] [13]} この研究に続いて、世界中の研究者らが、ここでレビューしたような多数の酸化膜で、自己組織化され、相分離したナノロッド/ナノピラー構造を作り出した。^[14] 2008年、ThulinとGuerra ^[15]は、ひずみが増加すると正孔移動度が高くなることを示す、ひずみ修正アナターゼ型チタン酸バンド構造の計算を発表した。さらに、WSe
₂歪みは間接半導体から直接半導体への変換を引き起こし、発光速度を100倍に増加させることが示されている。^[16]

歪みエンジニアリングは、2014年のノーベル物理学賞受賞後に人気が高まった最も普及した効率的なLEDの1つであるIII-N LEDで重要な役割を果たしています。ほとんどのIII-N LEDはGaNとInGaNの組み合わせを利用しており、後者は量子井戸領域として使用されています。InGaN層内のInの組成を調整することで、これらのLEDから放出される光の色を変更できます。^[17]しかし、LED量子井戸のエピ層は本質的に格子定数が一致していないため、層間に歪みが生じます。量子閉じ込めシュタルク効果（QCSE）により、電子と正孔の波動関数は量子井戸内で不整合になり、重なり積分が減少し、再結合確率が低下し、キャリア寿命が長くなります。そのため、外部歪みを適用すると内部量子井戸歪みが打ち消され、キャリア寿命が短縮され、通信や高速変調速度を必要とするその他のアプリケーションにとってLEDがより魅力的な光源になります。^[18]

適切な歪み工学により、Si基板上にIII-N LEDを成長させることが可能です。これは、歪み緩和テンプレート、超格子、疑似基板を介して実現できます。^[19]さらに、電気メッキされた金属基板は、外部カウンターバランス歪みを適用して全体的なLED効率を向上させることにも有望であることが示されています。^[20]

III-N LEDで行われる従来の歪みエンジニアリングに加えて、AlN、AlGaN、およびGaNを使用する深紫外線（DUV）LEDは、活性領域内の臨界Al組成でTEからTMへの極性スイッチを起こします。極性スイッチは、AlNの結晶場分裂の負の値から生じ、その結果、この臨界Al組成で価電子帯の特性が切り替わります。研究では、活性層内のこの臨界組成と基板テンプレート領域で使用されるAl組成の間に線形関係があることが確立されており、DUV LEDから放出される光の特性における歪みエンジニアリングの重要性が強調されています。^{[20]さらに、格子不整合が存在すると、}転位と点欠陥が生じるだけでなく、相分離と表面粗さが生じます。前者は局所的な電流リークを引き起こし、後者は非放射再結合プロセスを促進し、どちらもデバイスの内部量子効率（IQE）を低下させます。活性層の厚さは、貫通転位の曲げと消滅、表面粗化、相分離、ミスフィット転位の形成、点欠陥を引き起こす可能性があります。これらのメカニズムはすべて、異なる厚さで競合します。目標の緩和度に達する前に、より厚いエピ層で成長するひずみの蓄積を遅らせることで、特定の悪影響を軽減できます。^[21]

通常、通常のバルク材料で達成可能な最大弾性ひずみは 0.1% から 1% の範囲です。これにより、ひずみを使用して可逆的かつ定量的に材料特性を効果的に変更する能力が制限されます。ただし、ナノスケール材料に関する最近の研究では、弾性ひずみの範囲がはるかに広いことが示されています。自然界で最も硬い材料であるダイヤモンドでさえ、^[22]ナノスケールで最大 9.0% の均一な弾性ひずみを示します。 ^[23]ムーアの法則に沿って、半導体デバイスはナノスケールまでサイ​​ズが縮小し続けています。「小さいほど強い」という概念により、^[24]弾性ひずみエンジニアリングはナノスケールで最大限に活用できます。

ナノスケールの弾性ひずみ工学では、結晶方向が重要な役割を果たします。ほとんどの材料は異方性であり、方向によって特性が異なります。これは弾性ひずみ工学において特に当てはまり、異なる結晶方向にひずみを加えると、材料の特性に大きな影響を与える可能性があります。ダイヤモンドを例にとると、密度汎関数理論(DFT) シミュレーションでは、異なる方向に沿ってひずみを加えた場合のバンドギャップの減少率に明確な動作が示されます。<110> 方向に沿ってひずみを加えるとバンドギャップの減少率は高くなりますが、<111> 方向に沿ってひずみを加えるとバンドギャップの減少率は低くなりますが、間接バンドギャップから直接バンドギャップに遷移します。同様の間接バンドギャップから直接バンドギャップへの遷移は、ひずみシリコンでも観察できます。理論的には、シリコンでこの間接バンドギャップから直接バンドギャップへの遷移を実現するには^[25]、 14% を超える一軸ひずみが必要です。

弾性ひずみの場合、限界を超えると、材料の微細構造における滑りや転位の動きにより塑性変形が発生します。塑性変形は、均一な結果を制御するのが難しいため、ひずみ工学ではあまり利用されません。塑性変形は、弾性ひずみで観察される全体的な応力場よりも、局所的な歪みの影響を受けます。ただし、2D 材料は、滑りや転位などの一般的な塑性変形メカニズムがないため、バルク材料と比較して弾性ひずみの範囲が広くなります。さらに、バルク材料と比較して、2D 材料では特定の結晶方向に沿ってひずみを適用するのが簡単です。

最近の研究では、基板の変形、^{[26] [27]}材料の波紋の誘発、^{[28] [29]}格子非対称性の作成などの技術を通じて、2D材料のひずみエンジニアリングが大幅に進歩したことが示されています。^[30]これらのひずみを適用する方法は、材料の電気的、磁気的、熱的、および光学的特性を効果的に高めます。 たとえば、提供された参考文献^[26]では、単層および二重層MoS2の光学ギャップは、0～2.2% の一軸ひずみ下で、それぞれ約 45 meV/% と 120 meV/% の割合で減少します。 さらに、単層 MoS2 のフォトルミネッセンス強度は 1% のひずみで減少し、間接バンドギャップから直接バンドギャップへの遷移を示しています。 参考文献^[28]では、黒リンのひずみエンジニアリングされた波紋が +10% から -30% の間のバンドギャップの変化につながることも実証されています。 ReSe2の場合、文献^[29]では、基板を伸張後に緩和すると局所的なしわ構造が形成されることが示されている。この折り畳みプロセスにより、吸収スペクトルピークの赤方偏移が生じ、光吸収が増加し、磁気特性とバンドギャップが変化する。研究チームはまた、伸張したサンプルのIV曲線テストを実施し、30％伸張すると伸張していないサンプルに比べて抵抗が低くなることを発見した。しかし、50％伸張すると逆の効果が現れ、伸張していないサンプルに比べて抵抗が高くなった。この動作はReSe2の折り畳みに起因し、折り畳まれた領域が特に弱いと考えられる。

• 歪みシリコン