並列処理（DSP実装）

デジタル信号処理（DSP）において、並列処理とは、異なるタスク（信号）を同時に処理するために機能ユニットを複製する技術である。^{[ 1 ]}したがって、複製された機能ユニット上で、異なる信号に対して同じ処理を実行できる。さらに、並列処理の特徴により、並列DSP設計では複数の出力が含まれることが多く、並列でない場合よりもスループットが高くなる。

機能単位を考えてみましょう（${\displaystyle F_{0}}$）と３つのタスク（${\displaystyle T_{0}}$、${\displaystyle T_{1}}$、 そして${\displaystyle T_{2}}$機能ユニットに必要な時間${\displaystyle F_{0}}$これらのタスクを処理するには$t0$、$t1$、 そして$t2$それぞれ。次に、これら３つのタスクを順番に実行した場合、完了に必要な時間は${\displaystyle t_{0}+t_{1}+t_{2}}$。

しかし、機能ユニットを別の 2 つのコピーに複製すると (${\displaystyle F}$）、合計時間は${\displaystyle max(t_{0},t_{1},t_{2})}$これは、順次的な順序よりも小さい。

機構：

• 並列：機能ユニットを複製し、並列に動作させる
  • 各タスクは、それぞれ異なる機能ユニットによって完全に処理されます。
• パイプライン処理：異なる機能ユニットが並列に動作する
  • 各タスクは一連のサブタスクに分割され、それぞれ専門的で異なる機能ユニットによって処理される。

客観的：

• パイプライン処理はクリティカルパスを短縮し、サンプリング速度の向上、あるいは同じ速度での消費電力の削減につながり、ワットあたりの性能向上を実現します。
• 並列処理技術では、複数の出力が必要であり、それらはクロック周期内で並列に計算されます。したがって、並列処理のレベルが高くなるほど、実効サンプリング速度が向上します。

並列処理とパイプライン処理の両方の技術を適用できる状況を考えると、以下の理由から並列処理技術を選択する方が良い。

• パイプライン処理は通常、I/Oボトルネックを引き起こす。
• 並列処理は、低速クロックを使用しながら消費電力を削減するためにも利用される。
• パイプライン処理と並列処理を組み合わせたハイブリッド方式により、アーキテクチャの速度がさらに向上する。

3タップFIRフィルタを考えてみましょう: ^{[ 2 ]}

${\displaystyle y(n)=ax(n)+bx(n-1)+cx(n-2)}$

これは次の図に示されている。

乗算ユニットの計算時間を T _m 、加算ユニットの計算時間をT _aと仮定します。サンプル周期は次のように与えられます。

${\displaystyle T_{\text{sample}}\geq T_{m}+2T_{a}}$

並列化することで、結果として得られるアーキテクチャは次のようになります。サンプリングレートは次のようになります。

${\displaystyle T_{\text{sample}}\geq {\frac {T_{\text{clock}}}{N}}={\frac {T_{m}+2T_{a}}{3}}}$

ここでNはコピー数を表す。

並列システムでは、${\displaystyle T_{\text{sample}}\neq T_{\text{clock}}}$その間${\displaystyle T_{\text{sample}}=T_{\text{clock}}}$パイプラインシステム内で保持される。

1次IIRフィルタの伝達関数を次のように定式化したものを考えてみましょう。

${\displaystyle H(z)={\frac {z^{-1}}{1-az^{-1}}}}$

ここで、| a | ≤ 1 は安定性の条件であり、このようなフィルタはz  = aに 1 つの極のみを持ちます。 

対応する再帰表現は

${\displaystyle y(n+1)=ay(n)+u(n)}$

4並列アーキテクチャ（N  =  4）の設計を考えてみましょう。このような並列システムでは、各遅延要素はブロック遅延を意味し、クロック周期はサンプル周期の4倍になります。

したがって、 n  =  4kで再帰を繰り返すと、次のようになります。

${\displaystyle y(n+4)=a^{4}y(n)+a^{3}u(n)+a^{2}u(n+1)+au(n+2)+u(n+3)}$

${\displaystyle \rightarrow y(4k+4)=a^{4}y(4k)+a^{3}u(4k)+a^{2}u(4k+1)+au(4k+2)+u(4k+3)}$

対応するアーキテクチャは以下のとおりである。

結果として得られる並列設計は、以下の特性を持つ。

• 元のフィルタの極はz  = aにありますが、並列システムの極はz = a ⁴にあり、これは原点により近いです。   
• 極の移動により、システムが丸め誤差に対してより堅牢になる。
• このアーキテクチャのハードウェア複雑度：N × Nの乗算加算演算。

ハードウェアの複雑さの二乗増加は、並列処理と増分計算を活用して繰り返し計算を回避することで軽減できる。

並列処理技術のもう一つの利点は、供給電圧を下げることでシステムの消費電力を削減できることである。

通常のCMOS回路における以下の消費電力について考えてみましょう。

${\displaystyle P_{\text{seq}}=C_{\text{total}}\cdot V_{0}^{2}\cdot f}$

ここで、C _totalはCMOS回路の総容量を表します。

並列接続の場合、充電容量は同じままですが、総容量はN倍に増加します。

同じサンプリングレートを維持するために、N並列回路のクロック周期は、元の回路の伝搬遅延のN倍に増加する。

これにより充電時間がN倍長くなります_。供給電圧はβV0まで下げることができます。

したがって、N並列システムの消費電力は次のように定式化できる。

${\displaystyle P_{\text{para}}=(NC_{\text{total}})\cdot (\beta V_{0}^{2})\cdot {\frac {f}{N}}=\beta ^{2}P_{\text{seq}}}$

ここでβは次のように計算できる。

${\displaystyle N(\beta V_{0}-V_{t})^{2}=\beta (V_{0}-V_{t})^{2}.\,}$