フロアプラン（マイクロエレクトロニクス）

電子設計自動化において、集積回路のフロアプランは、主要な機能ブロックの 暫定的な配置を図式的に表現したものです。

現代の電子設計プロセスでは、フロアプランは、集積回路設計への階層的アプローチの初期段階であるフロアプラン設計段階で作成されます。

従う設計方法に応じて、フロアプランの実際の定義は異なる場合があります。

フロアプランニングでは、設計におけるいくつかの幾何学的制約を考慮します。次に例をいくつか示します。

• オフチップ接続用のボンディングパッド（多くの場合ワイヤボンディングを使用）は、通常、チップの周囲に沿って配置されます。
• ライン ドライバは、多くの場合、ボンディング パッドのできるだけ近くに配置する必要があります。
• したがって、場合によっては、必要な数のパッドを収めるためにチップ面積に最小面積が与えられることがあります。
• データパスを制限するために領域がクラスター化されており、キャッシュ RAM、乗算器、バレルシフタ、ラインドライバ、算術論理ユニットなどの定義された構造が頻繁に使用されます。
• プロセッサ コアなどの購入された知的財産ブロック ( IP ブロック) は、定義済みの領域ブロックに分かれて提供されます。
• 一部の IP ブロックには、ブロックの直上に信号をルーティングできないなどの法的制限が伴います。

いくつかのアプローチでは、フロアプランは、チップ領域全体を、IC ブロックが占める軸に沿った長方形に分割するものです。この分割は、ブロック領域、アスペクト比、相互接続の推定総寸法など、 さまざまな制約と最適化の要件の対象となります。

適切なフロアプランを見つけることは、組み合わせ最適化の研究分野です。最適なフロアプランを見つけることに関連する問題のほとんどはNP 困難であり、膨大な計算リソースを必要とします。そのため、最も一般的なアプローチは、さまざまな最適化ヒューリスティックを使用して適切なソリューションを見つけることです。

もう 1 つのアプローチは、スライス可能なフロアプランなどの特定のクラスのフロアプランに設計方法を制限することです。

スライス可能なフロアプランとは、以下に説明するように再帰的に定義できるフロアプランである。^[1]

• 単一の長方形ブロックで構成されるフロアプランはスライス可能です。
• スライス可能なフロアプランのブロックが垂直線または水平線で 2 つにカット (「スライス」) されると、結果として得られるフロアプランはスライス可能になります。

スライス可能なフロアプランは、いくつかの理由から、初期の電子設計自動化ツール^[1]で使用されてきた。スライス可能なフロアプランは、スライスの順序に対応するバイナリツリー(より具体的には、k -d ツリー)で便利に表現できる。さらに重要なことは、フロアプランに関する多くの NP 困難な問題は、スライス可能なフロアプランに限定すると、多項式時間アルゴリズムを持つということである。^[2]

• PLAYOUTシステムのチッププランナー
• VLSI 物理設計: グラフ分割からタイミングクロージャまで、Kahng、Lienig、Markov、Hu 著、doi : 10.1007/978-3-030-96415-3 ISBN 978-3-030-96414-6、2022 
• 電子回路のレイアウト設計の基礎、Lienig、Scheible、Springer、doi :10.1007/978-3-030-39284-0 ISBN 978-3-030-39284-0、2020年