DDR4メモリ

DDR4メモリ
ダブルデータレート4同期ダイナミックランダムアクセスメモリ

RAMの種類
16  GiB [1] DDR4-2666 1.2 V UDIMM
開発者	JEDEC
タイプ	同期ダイナミックランダムアクセスメモリ(SDRAM)
世代	第4世代
発売日	2014年; 10年前 （2014年）
標準	DDR4-1600 (PC4-12800) DDR4-1866 (PC4-14900) DDR4-2133 (PC4-17000) DDR4-2400 (PC4-19200) DDR4-2666 (PC4-21300) DDR4-2933 (PC4-23466) DDR4-3200 (PC4-25600)
クロックレート	800～1600MHz
サイクルタイム	0.625 ns ～ 1.25 ns
プリフェッチバッファ	8nプリフェッチアーキテクチャ
バスクロックレート	1600 MT/秒から 3200 MT/秒。
転送速度	12.8 GB/秒から25.6 GB/秒
電圧	リファレンス1.2V
前任者	DDR3 SDRAM (2007)
後継	DDR5 SDRAM (2020)

ダブル データ レート 4 同期ダイナミック ランダム アクセス メモリ( DDR4 SDRAM ) は、高帯域幅(「ダブル データ レート」) インターフェイス を備えた同期ダイナミック ランダム アクセス メモリの一種です。

2014年に市場にリリースされた^{[2] [3] [4]}ダイナミックランダムアクセスメモリ（DRAM）の変種であり、その一部は1970年代初頭から使用されており、^[5] DDR2およびDDR3テクノロジの高速後継です。

DDR4 は、信号電圧や物理インターフェイスなどが異なるため、以前のタイプのランダム アクセス メモリ (RAM) とは互換性がありません。

DDR4 SDRAMはECCメモリに重点を置いた形で2014年第2四半期に一般市場にリリースされましたが、^[6]非ECC DDR4モジュールはDDR4メモリを必要とするHaswell-Eプロセッサの発売に伴い、2014年第3四半期に利用可能になりました。^[7]

DDR4 が前身の DDR3 に対して持つ主な利点は、モジュール密度が高く、電圧要件が低いことと、データ転送速度が速いことです。DDR4 規格では、DIMM の容量が最大 64 GBまで 可能ですが、DDR3 では DIMM あたり最大 16 GB でした。^{[1] [8] [検証失敗]}

DDRメモリの前世代とは異なり、プリフェッチはDDR3で使用された8nを超えて増加されていません。 ^{[9] : 16}基本バーストサイズは8つの64ビットワードであり、1秒あたりに多くの読み取り/書き込みコマンドを送信することで、より高い帯域幅が実現されます。これを可能にするために、この規格ではDRAMバンクを2つまたは4つの選択可能なバンクグループに分割し、^[10]異なるバンクグループへの転送をより迅速に行うことができます。

速度とともに消費電力が増加するため、電圧を下げると、過度の電力や冷却要件なしでより高速な動作が可能になります。

DDR4 RAM は1.2 Vの電圧で動作し、800 ～ 1600 MHz (DDR4-1600 ～ DDR4-3200) の周波数をサポートします。1.5 Vで動作し、周波数が400 ～ 1067 MHz (DDR3-800 ～ DDR3-2133)のDDR3 と比較すると、DDR4 はパフォーマンスとエネルギー効率に優れています。DDR4 の速度は、ダブル データ レート (DDR) の性質上、ベース クロック レートの 2 倍として宣伝されており、一般的な速度には DDR4-2400 や DDR4-3200 が含まれ、DDR4-4266 や DDR4-5000 などのより高速なものはプレミアムで入手できます。DDR3 とは異なり、DDR4 には低電圧バージョンがなく、常に1.2 Vで動作します。さらに、DDR4 は DDR3 よりもバースト長が 16 と長く、より大きなメモリ容量をサポートしているため、パフォーマンスとシステムの柔軟性の両方が向上しています。^{[11] [12]}

• 2005年:標準化団体JEDECは、 2007年にDDR3が発売される約2年前の2005年頃にDDR3の後継規格の開発を開始しました。^{[14] [ 15 ] [16]} DDR4の高レベルアーキテクチャは2008年に完成する予定でした。^[17]
• 2007年: 2007年にいくつかの事前情報が公開され、^[18]キマンダのゲストスピーカーが2008年8月のサンフランシスコ インテル開発者フォーラム（IDF）でのプレゼンテーションでさらに詳細を公開しました。 ^{[18] [19] [20] [21]} DDR4は、1.2ボルトで30nmプロセス、バス周波数が「通常」速度で2133 MT/s、 「エンスージアスト」速度で3200 MT/sで、2012年に市場に投入され、2013年に1ボルトに移行すると説明されました。^{[19] [21]}
• 2009年: 2月にサムスンは40nm DRAMチップを検証しました。これはDDR4開発に向けた「重要な一歩」と見なされました^[22]。2009年当時、DRAMチップは50nmプロセスへの移行が始まったばかりでした。^[23]
• 2010年：その後、MemCon 2010東京（コンピュータメモリ業界のイベント）でさらなる詳細が明らかになり、JEDEC ディレクターによる「DDR4 を再考する時」^[24]と題したプレゼンテーションと「新しいロードマップ：より現実的なロードマップは 2015 年」というスライドにより、一部の Web サイトでは、DDR4 の導入はおそらく^[25]または確実に^{[26] [27]} 2015 年まで延期されると報告されました。しかし、DDR4 のテストサンプルは2011 年初頭に当初のスケジュールに沿って発表され、その時点でメーカーは大規模な商用生産と市場へのリリースは 2012 年に予定されていると発表し始めました。^[2]
• 2011年: 1月にサムスンは、30～ 39nmプロセスに基づく2GB ^[1] DDR4 DRAMモジュールのテストを完了し、リリースすると発表しました。^[28]このモジュールは、1.2Vで最大2133MT /sのデータ転送速度を持ち 、疑似オープンドレイン技術（グラフィックスDDRメモリ^[29]から採用）を使用し、同等のDDR3モジュールよりも40%少ない電力を消費します。^{[28] [30]} 4月にHynixは、 2GB ^[1] DDR4モジュールを2400 MT/sで生産することを発表した。これは30～39nmプロセス（正確なプロセスは不明）で1.2Vで動作し、^[2] 2012年後半に量産を開始する予定であると付け加えた。^[2] DDR4の半導体プロセスは、2012年後半から2014年の間に30nm未満に移行すると予想されていた。^{[31] [32]}
  
• 2012年： 5月にマイクロンは30nmモジュールの生産を2012年後半に開始することを目指していることを発表した[ ^{3] 。7月にサムスンはエンタープライズサーバーシステム向けにDDR4 SDRAMを使用した業界初の16GB [1]}レジスタードデュアルインラインメモリモジュール（RDIMM）のサンプル出荷を開始すると発表した。^{[33] [34]} 9月にJEDECはDDR4の最終仕様を発表した。^[35]
• 2013年： DDR4は2013年にDRAM市場の5％を占めると予想され^[2] 、 2015年頃には大量市場での採用と50％の市場浸透に達すると予想されていました。^{[2]しかし、2013年の時点ではDDR4の採用は遅れており、2016年以降まで市場の過半数に達することは期待されていませんでした。 [36]}そのため、DDR3からDDR4への移行は、DDR3がDDR2から大量市場への移行を達成するのに要した約5年よりも長くかかっています。^[31]これは、他のコンポーネントに必要な変更がコンピュータシステムの他のすべての部分に影響を与え、DDR4で動作するように更新する必要があるためです。^[37]
• 2014 年: 4 月、Hynix は 20 nm テクノロジを使用して 8 Gbit DDR4をベースにした世界初の最高密度 128 GB モジュールを開発したと発表しました 。このモジュールは 2133 MHz で動作し、64 ビット I/O を備え、1 秒あたり最大 17 GB のデータを処理します。
• 2016年: 4月にサムスンは「10nmクラス」プロセスでDRAMの量産を開始したと発表した。これは16nmから19nmの1xnmノード方式を意味し、30%高速な3,200Mbit/sのデータ転送速度をサポートする。^[38]以前は20nmのサイズが使用されていた。^{[39] [40]}
• 2020: DDR5 RAM は、2020 年 7 月にJEDEC Solid State Technology Association によって DDR4 の後継として正式に導入されました。マイクロエレクトロニクス業界のオープン スタンダード開発における世界的リーダーである JEDEC は、現代のコンピューティングにおけるより高いパフォーマンスと効率性に対する高まる需要に対応するために DDR5 の開発を主導しました。DDR5規格は、帯域幅、効率性、容量の大幅な改善により DDR4 の進歩を基盤としており、基本データ レートは 4800 MT/s で、テクノロジが成熟するにつれてさらに高速化がサポートされます。DDR5 は、電力管理の強化、バースト長の増加、プリフェッチ機能の改善も特徴としており、高性能ゲームからデータ集約型コンピューティング タスクまで、幅広いアプリケーションに適しています。

2013年4月、アメリカの技術調査会社で元はIDCの一部門だったインターナショナル・データ・グループ（IDG）のニュースライターが 、DDR4 SDRAMに関する認識の分析を発表しました。^[41]その結論は、低速だが低電力のメモリを使用するモバイルコンピューティングやその他のデバイスの人気が高まり、従来のデスクトップコンピューティング分野の成長が鈍化し、メモリ製造市場が統合されたため、RAMの利益率は低下しているというものでした。

その結果、新技術の望ましいプレミアム価格の達成が難しくなり、生産能力は他のセクターに移行した。SDRAMメーカーとチップセットメーカーは、ある程度「板挟み」状態にあり、「誰もDDR4製品にプレミアムを支払いたがらず、メーカーはプレミアムが得られないメモリを作りたくない」とiSuppliのマイク・ハワード氏は述べている。^{[41]デスクトップコンピューティングへの}消費者心理の変化と、 IntelとAMDによるDDR4をサポートするプロセッサのリリースは、潜在的に「積極的な」成長につながる可能性がある。^[41]

インテルの2014年のHaswellロードマップでは、同社がHaswell-EPプロセッサで初めてDDR4 SDRAMを使用することが明らかにされた。^[42]

2016年に発表され2017年に出荷されたAMDのRyzenプロセッサはDDR4 SDRAMを使用しています。 ^[43]

DDR4 RAM は、 1.2 Vのプライマリ電源電圧と、ワードライン ブースト (VPP) 用の2.5 V の補助電源で動作します。これは、 1.5 Vで動作し、 2013 年に1.35 Vの低電圧バージョンが導入されたDDR3とは対照的です。DDR4 は、同様の速度で DDR3 の限界に近づいていることの影響を受けて、最小転送速度2133 MT/sで導入され、最大4266 MT/sに達すると予想されています。DDR4 の注目すべき改善点には、データ転送速度の向上と効率の向上があります。2011 年 1 月のSamsungのものなど、初期の DDR4 サンプルでは、​​CAS レイテンシが13クロック サイクルで、DDR2 から DDR3 への移行に匹敵していました。さらに、DDR4 はバースト長が 16 と長く、容量サポートが大きく、ピン間隔が狭く (0.85 mm 対 1.0 mm)、高さがわずかに高く (31.25 mm 対 30.35 mm)、厚さが厚く (1.2 mm 対 1.0 mm)、信号ルーティングとパフォーマンスが向上しているため、信号の整合性が向上しています。

内部バンクは16（4バンク選択ビット）に増加し、DIMMあたり最大8ランクとなる。^{[9] : 16}

プロトコルの変更点は以下の通り: ^{[9] : 20}

• コマンド/アドレスバスのパリティ
• データバス反転（GDDR4と同様）
• データバス上のCRC
• DIMM 上の個々の DRAM を独立してプログラミングすることで、オンダイ終端をより適切に制御できるようになります。

メモリ密度の向上が期待されており、TSV（「シリコン貫通ビア」）やその他の3Dスタッキングプロセスが使用される可能性があります。^{[31] [37] [44] [45]} JEDECによると、 DDR4仕様には「最初から」標準化された3Dスタッキングが含まれ、 ^[45]最大8個のスタックされたダイが提供されます。 ^{[9] : 12} X-bit Labsは、「その結果、非常に高密度のDDR4メモリチップが比較的安価になる」と予測しました。^[37]

スイッチドメモリバンクもサーバー向けの期待される選択肢です。^{[31] [44]}

2008 年に出版された書籍「Wafer Level 3-D ICs Process Technology」では、チャージ ポンプ、電圧レギュレータ、追加回路などのスケーリングできないアナログ要素によるダイ面積の消費量増加に関する懸念が強調されました。CRCエラー検出、オンダイ ターミネーション、バースト ハードウェア、プログラム可能なパイプライン、低インピーダンス、センス アンプの必要性の増加 (低電圧によるビットラインあたりのビット数の減少による) などのこれらのコンポーネントにより、帯域幅が大幅に増加しましたが、ダイ面積の占有量が増えました。その結果、メモリ アレイ自体に割り当てられるダイの割合は、時間の経過とともに減少しました。SDRAMおよび DDR1 の70～78%から、DDR2 では47%、 DDR3 では38%、 DDR4 では30%未満になる可能性があります。^[46]

この仕様では、2、4、8、16Gbitの容量を持つ×4、×8、×16メモリデバイスの標準を定義しました。^{[1] [47]}

帯域幅と容量のバリエーションに加えて、DDR4 モジュールはオプションで以下を実装できます。

• ECCは、信頼性を高めるために軽微なエラーを修正し、重大なエラーを検出するために使用される追加のデータバイトレーンです。ECCを備えたモジュールは、その名称にECCが追加されていることで識別されます。PC4-19200 ECCまたはPC4-19200Eは、ECCを備えたPC4-19200モジュールです。^[48]
• レジスタード（またはバッファリング）RAMは、電気的に信号をバッファリングすることで、クロックレートを向上させ、物理スロットの容量を増やすことができる信号整合性を強化します。ただし、これには追加のクロックサイクルのレイテンシがかかります。これらのモジュールは、PC4-19200Rのように、名称に「R」が付きます。通常、この名称のモジュールはECC（エラー訂正コード）レジスタードでもありますが、ECCの「E」が常に名称に含まれているとは限りません。逆に、非レジスタードRAM（バッファリングされていないRAMとも呼ばれます）は、名称に「U」が付きます。例：PC4-19200U。^[48]
• 負荷軽減モジュールはLRで指定され、レジスタード/バッファリングメモリに似ており、LRDIMMモジュールは制御ラインとデータラインの両方をバッファリングしながら、すべての信号の並列性を維持します。このように、LRDIMMメモリは全体的な最大メモリ容量が大きく、シリアル信号形式とパラレル信号形式間の変換が必要なFBメモリのパフォーマンスと消費電力の問題の一部に対処します。^[48]

DDR4 は、基本的には同じ方法で動作しますが、以前の SDRAM 世代で使用されていたコマンド形式に 1 つの大きな変更が加えられています。新しいコマンド信号ACTは、アクティブ化 (行を開く) コマンドを示すために低くなります。

アクティブ化コマンドは他のコマンドよりも多くのアドレス ビット (16 Gbit の部品では 18 行アドレス ビット) を必要とするため、標準のRAS、CAS、WE アクティブ ロー信号は、 ACTがハイのときに使用されない上位アドレス ビットと共有されます。以前にアクティブ化コマンドをエンコードしたRAS =L およびCAS = WE =Hの組み合わせは使用されません。

以前の SDRAM エンコーディングと同様に、A10 はコマンド バリアントの選択に使用されます。読み取りおよび書き込みコマンドでの自動プリチャージ、およびプリチャージ コマンドの 1 つのバンクとすべてのバンクの選択です。また、ZQ キャリブレーション コマンドの 2 つのバリアントも選択します。

DDR3 と同様に、A12 はバースト チョップ(4 回の転送後に 8 回の転送バーストを切り捨てる) を要求するために使用されます。8 回の転送時間が経過するまでバンクはビジー状態のままで他のコマンドには使用できませんが、別のバンクにアクセスすることはできます。

また、バンク アドレスの数も大幅に増加しました。各 DRAM 内で最大 16 個のバンクを選択するための 4 つのバンク選択ビットがあります。2 つのバンク アドレス ビット (BA0、BA1) と 2 つのバンク グループ ビット (BG0、BG1) です。同じバンク グループ内のバンクにアクセスする場合は、追加のタイミング制限があり、異なるバンク グループのバンクにアクセスする方が高速です。

さらに、3 つのチップ選択信号 (C0、C1、C2) があり、最大 8 つのスタック チップを1 つの DRAM パッケージ内に配置できます。これらは実質的に 3 つのバンク選択ビットとして機能し、合計は 7 つ (128 のバンクが可能) になります。

標準転送速度は1600、1866、2133、2400、2666、2933、3200 MT/s [ ^{49] [50]}（12 ⁄ 15、14 ⁄ 15、16 ⁄ 15、18 ⁄ 15、20 ⁄ 15、22 ⁄ 15、24 ⁄ 15 GHzのクロック周波数、ダブルデータレート）であり、最大DDR4-4800（2400 MHzクロック）の速度が市販 されている。[ 51 ^]

マイクロンテクノロジーのDDR4チームは、ICとPCB設計の重要なポイントをいくつか特定しました。^[52]

IC設計: ^[52]

• VrefDQ キャリブレーション (DDR4 では「コントローラによる VrefDQ キャリブレーションの実行が必要」)。
• 新しいアドレス指定方式 (「バンク グループ化」、RAS、CAS、WEコマンドを置き換えるACT 、エラー チェック用のPAR とAlert 、データ バス反転用のDBI )。
• 新しい省電力機能 (低電力自動セルフリフレッシュ、温度制御リフレッシュ、細粒度リフレッシュ、データバス反転、CMD/ADDR レイテンシ)。

回路基板設計: ^[52]

• 新しい電源 (VDD/VDDQ は 1.2 V、ワードライン ブースト (VPP) は 2.5 V)。
• VrefDQ は DRAM 内部に供給する必要があり、VrefCA はボード外部から供給されます。
• DQピンは擬似オープンドレインI/Oを使用してハイで終端します（これはVTTにセンタータップされているDDR3のCAピンとは異なります）。^[52]

Rowhammer の軽減技術には、より大きなストレージ コンデンサ、アドレス ラインを変更してアドレス空間レイアウトのランダム化を使用する、および高速の書き込み/読み取りで不安定性を引き起こす可能性のある潜在的な境界条件をさらに分離するデュアル電圧 I/O ラインが含まれます。

DDR4 メモリは、240 ピン DDR3 DIMM とサイズが似ている288 ピンのデュアル インライン メモリ モジュール(DIMM) で提供されます。DDR4 RAMモジュールのピン間隔は DDR3 の1.0 mm間隔に比べて0.85 mmと狭く、同じ標準DIMM長さ133.35 mm (5¼ インチ) 内でより高いピン密度を実現しています。DDR4 モジュールの高さは、信号ルーティングを容易にするために30.35 mm (1.2 インチ) から31.25 mm (1.23 インチ) にわずかに増加しています。さらに、DDR4 モジュールの厚さは、より多くの信号層をサポートするために1.0 mmから1.2 mmに増加し、全体的なパフォーマンスと信頼性が向上しています。^[53] DDR4 DIMM モジュールのエッジ コネクタはわずかに湾曲しているため、モジュール挿入時にすべてのピンが同時にかみ合うことはなく、挿入力が低下します。^[13]

DDR4 SO-DIMMは、DDR3 SO-DIMMの204ピンではなく260ピンで、ピン間隔は0.6mmではなく0.5mm、幅は2.0mm（67.6mmに対して69.6mm）ですが、高さは30mmのままです。^[54]

IntelはSkylakeマイクロアーキテクチャ向けに、DDR3またはDDR4チップを搭載できるUniDIMMというSO-DIMMパッケージを設計した。同時に、 Skylake CPUの統合メモリコントローラ（IMC）はどちらのタイプのメモリでも動作可能であると発表されている。UniDIMMの目的は、価格と入手性によりRAMタイプの切り替えが望ましくない場合に、DDR3からDDR4への市場移行を支援することである。UniDIMMは通常のDDR4 SO-DIMMと同じ寸法とピン数だが、互換性のないDDR4 SO-DIMMソケットで誤って使用することを避けるために、エッジコネクタのノッチの配置が異なっている。^[55]

CAS レイテンシ(CL)

列アドレスをメモリに送信してから、それに応じてデータが始まるまでのクロックサイクル

tRCD

行のアクティブ化と読み取り/書き込み間のクロックサイクル

tRP

行のプリチャージとアクティブ化の間のクロックサイクル

DDR4-xxxxはビットあたりのデータ転送速度を示し、通常はDDRチップの説明に使用されます。PC4-xxxxxはメガバイト/秒で全体の転送速度を示し、モジュール（組み立てられたDIMM）にのみ適用されます。DDR4メモリモジュールは8バイト（64データビット）幅のバス上でデータを転送するため、モジュールのピーク転送速度は1秒あたりの転送数を8倍にして計算されます。^[56]

2016年のIntel Developer Forumでは、 DDR5 SDRAMの将来について議論されました。仕様は2016年末に確定しましたが、2020年より前にモジュールが利用可能になることはありません。^[57] DDR4の代替を目的とした他のメモリ技術、つまりバージョン3と4のHBM ^[58] も提案されています。

2011 年に JEDEC は、同じパッケージ内で CPU の上に直接配置されたスタック メモリ ダイを特徴とする Wide I/O 2 規格を導入しました。この構成は、広いインターフェイスと短い信号長により、DDR4 SDRAM と比較して帯域幅が広く、電力効率が向上しています。Wide I/O 2 は、スマートフォンなどの高性能組み込みデバイスやモバイル デバイスで使用される さまざまなモバイルDDRX SDRAM規格を置き換えることを目的としています。

並行して、ハイニックスはJEDEC JESD235として標準化された高帯域幅メモリ（HBM）を開発しました。ワイドI/O 2とHBMはどちらも非常に広い並列メモリインターフェース（ワイドI/O 2では最大512ビット、DDR4では64ビット）を利用しますが、動作周波数はDDR4よりも低いです。ワイドI/O 2は高性能でコンパクトなデバイス向けに設計されており、プロセッサやシステムオンチップ（SoC）パッケージに統合されることが多いです。対照的に、HBMはグラフィックスメモリと一般的なコンピューティングを対象としており、ハイブリッドメモリキューブ（HMC）はハイエンドサーバーとエンタープライズアプリケーションを対象としています。^[59]

Micron Technologyのハイブリッドメモリキューブ（HMC）スタックメモリはシリアルインターフェースを使用しています。他の多くのコンピュータバスは、パラレルバスをシリアルバスに置き換える方向に移行しており、たとえば、パラレルATAをシリアルATAに、PCIをPCI Expressに、パラレルポートをシリアルポートに置き換えるなどです。一般に、シリアルバスはスケールアップが容易で、配線/トレースの数が少ないため、シリアルバスを使用する回路基板の設計が容易になります。^{[60] [61] [62]}

長期的には、PCM（相変化メモリ）、RRAM（抵抗ランダムアクセスメモリ）、MRAM（磁気抵抗ランダムアクセスメモリ）などの不揮発性RAMタイプがDDR4 SDRAMとその後継に取って代わる可能性があると専門家は推測しています。^[63]

GDDR5 SGRAM は、DDR4 より前に導入されたDDR3 同期グラフィック RAMのグラフィック タイプであり、DDR4 の後継ではありません。

• 同期ダイナミックランダムアクセスメモリ – DDRメモリタイプのメイン記事
• インターフェースビットレートのリスト
• メモリタイミング

• メインメモリ: DDR3 & DDR4 SDRAM、JEDEC、DDR4 SDRAM 規格 (JESD79-4)
• DDR4 (PDF) (ホワイト ペーパー)、Corsair Components、 2014 年 10 月 10 日のオリジナル(PDF)からアーカイブ。