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| デザイナー | STI (ソニー、東芝、IBM ) |
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| ビット | 64ビット |
| 紹介された | 2006年11月 |
| バージョン | パワーPC2.02 [1] |
| デザイン | RISC |
| タイプ | ロード-ストア |
| エンコーディング | 固定/可変（ブック E） |
| 分岐 | 条件コード |
| エンディアン | ビッグ/バイ |
Cell は、 Cell Broadband Engine Architectureの略称で、[a] 64ビットのマルチコアマイクロプロセッサおよびマイクロアーキテクチャであり、 中程度の性能の汎用PowerPC コアと、マルチメディアやベクトル処理アプリケーション、およびその他の多くの専用計算を大幅に高速化する合理化されたコプロセッシング要素[2]を組み合わせたものです。 [2]
Cellはソニー、東芝、IBMの3社連合「STI」によって開発された。アーキテクチャ設計と最初の実装は、2001年3月から4年間にわたり、テキサス州オースティンのSTIデザインセンターで実施され、ソニーによるとその予算は4億ドルに迫ったという。 [3] Cellの最初の主要な商用アプリケーションは、2006年に発売されたソニーのPlayStation 3 ゲームコンソールであった。2008年5月、CellベースのIBM Roadrunner スーパーコンピューターは、最初のTOP500 LINPACK持続1.0ペタフロップスシステムとなった。[4] [5] Mercury Computer SystemsもCellをベースにした設計を開発した。
Cellアーキテクチャには、電力効率を重視し、低レイテンシよりも帯域幅を優先し、プログラムコードの単純さよりもピーク計算スループットを優先するメモリコヒーレンスアーキテクチャが含まれています。これらの理由から、Cellはソフトウェア開発にとって挑戦的な環境であると広く認識されています。[6] IBMは、開発者がCellチップ用にプログラムできるように、Linuxベースの開発プラットフォームを提供しました。 [7]
歴史
2000年半ば、ソニー・コンピュータエンタテインメント、東芝、IBMはプロセッサの設計と製造を行うために「STI」と呼ばれる提携を結成した。[8]
STI デザイン センターは 2001 年 3 月に開設されました。[9] Cell は 4 年間にわたって設計され、POWER4プロセッサの設計ツールの拡張バージョンが使用されました。3 社の 400 人以上のエンジニアがオースティンで協力し、IBM の 11 の設計センターから重要なサポートを受けました。[9]この期間中、IBM はCell のアーキテクチャ、製造プロセス、ソフトウェア環境に関する多くの特許を申請しました。Broadband Engine の初期の特許バージョンは、4 つの「処理要素」で構成されるチップ パッケージであることが示されました。これは、現在Power Processing Element (PPE) として知られているものの特許の説明です。各処理要素には、チップ上に8 つの「Synergistic Processing Elements (SPE)」が含まれます。このチップ パッケージは、4GHz のクロック速度で動作し、32 個の SPE が各 SPE で 32 ギガフロップス(FP32 単精度) (SPU あたり 4 フロップス、FPU + 整数単位による 4 フロップス、SPU あたり 1 サイクルあたり 8 フロップス) を提供することになっており、Broadband Engine は理論上 1 テラフロップスの生の計算能力を持つことになっていました。
4つのPPEと32のSPEを備えた設計は実現されなかった。代わりに、ソニーとIBMは1つのPPEと8つのSPEを備えた設計のみを製造した。この小型設計、Cell Broadband EngineまたはCell/BEは、90nm SOIプロセスを使用して製造された。[10]
2007年3月、IBMはニューヨーク州イーストフィッシュキルの自社工場（当時はGlobalFoundries社）でCell/BEの65nmバージョンの生産を開始したことを発表した。 [10] [11]バンダイナムコエンターテインメントは、 357アーケードボードとその後の369 にCell/BEプロセッサを採用した。
2008年2月、IBMは45nmプロセスでCellプロセッサの製造を開始すると発表した。[12]
2008年5月、IBMはCellプロセッサの高性能倍精度浮動小数点バージョンであるPowerXCell 8i [13]を65nmプロセスサイズで発表しました。
2008 年 5 月、Opteronと PowerXCell 8i をベースにしたスーパーコンピュータであるIBM Roadrunnerシステムが、1 ペタフロップスを達成した世界初のシステムとなり、2009 年第 3 四半期まで世界最速のコンピュータでした。Green500 リストに挙げられている世界で最もエネルギー効率に優れたスーパーコンピュータ 3 台も、同様に PowerXCell 8i をベースにしています。
2009年8月、ソニーのプレイステーション3スリムに合わせて45nm Cellプロセッサが導入されました。[14]
2009年11月までにIBMは32個のAPUを搭載したCellプロセッサの開発を中止したが[15] [16]、他のCell製品の開発は継続していた。[17]
商業化
2005年5月17日、ソニー・コンピュータエンタテインメントは、当時発売予定だったプレイステーション3コンソールに搭載されるCellプロセッサの仕様の一部を確認した。 [18] [19] [20]このCell構成では、コアに1つのPPEがあり、シリコン内に8つの物理SPEがある。[20]プレイステーション3では、製造歩留まりを向上させるためにテストプロセス中に1つのSPEがロックアウトされ、もう1つはOS用に予約されているため、6つのSPEがゲームコードで使用できる。[21]導入時の目標クロック周波数は3.2GHzである 。 [ 19]導入設計は90nm SOIプロセスを使用して製造され、最初の量産はニューヨーク州イーストフィッシュキルのIBMの施設で予定されている。[10]
コアとスレッドの関係は、よく混乱の原因になります。PPE コアはデュアル スレッドであり、ソフトウェアでは 2 つの独立した実行スレッドとして現れますが、アクティブな各 SPE は 1 つのスレッドとして現れます。Sony が説明した PlayStation 3 構成では、Cell プロセッサは 9 つの独立した実行スレッドを提供します。
2005年6月28日、IBMとマーキュリー・コンピュータ・システムズは、医療用画像処理、工業検査、航空宇宙および防衛、地震処理、通信などの組み込みアプリケーション向けのCellベースのコンピュータシステムを構築するための提携契約を発表しました。[22]マーキュリーはそれ以来、Cellプロセッサを搭載したブレード、従来のラックサーバー、PCI Expressアクセラレータボードをリリースしてきました。 [22]
2006 年秋、IBM は、特定のアプリケーションで驚異的なパフォーマンスを発揮する 2 つの Cell BE プロセッサを搭載したQS20ブレード モジュールをリリースしました。モジュールあたり Fp32 単精度で 410 ギガフロップスのピークに達しました。PowerXCell 8i プロセッサをベースにしたQS22 は、 IBM Roadrunnerスーパーコンピュータに使用されました。Mercury と IBM は、8 つのアクティブ SPE を備えた Cell プロセッサをフル活用しています。2008 年 4 月 8 日、Fixstars Corporation は、PowerXCell 8i プロセッサをベースにしたPCI Expressアクセラレータ ボードをリリースしました。 [23]
ソニーの高性能メディア コンピューティング サーバーZEGO は、3.2 GHz Cell/BE プロセッサを使用しています。
概要
Cell Broadband Engine、またはより一般的に知られているCell は、従来のデスクトップ プロセッサ ( Athlon 64やCore 2ファミリなど) と、 NVIDIAやATI のグラフィックス プロセッサ ( GPU )などのより特殊な高性能プロセッサのハイブリッドとして設計されたマイクロプロセッサです。長い名前は、その使用目的、つまり現在および将来のオンライン配信システムのコンポーネントとしての使用を示しています。そのため、高解像度ディスプレイや記録装置、HDTVシステムに使用できます。さらに、このプロセッサはデジタル画像システム (医療、科学など) や物理シミュレーション(科学および構造工学モデリングなど)にも適しています。PlayStation 3 で使用されているように、このプロセッサには 2 億 5 千万個のトランジスタがあります。[24]
簡単に分析すると、Cellプロセッサは4つのコンポーネントに分けることができます。外部入出力構造、Power Processing Element（PPE）と呼ばれるメインプロセッサ（双方向同時マルチスレッド PowerPC 2.02コア）、[25] Synergistic Processing Elements （SPE）と呼ばれる8つの完全に機能するコプロセッサ、およびPPE、入出力要素、およびSPEを接続するElement Interconnect Bus （EIB）と呼ばれる特殊な高帯域幅の循環データバスです。
Cell プロセッサは、MPEGストリームのデコード/エンコード、3 次元データの生成または変換、データのフーリエ解析の実行など、数学的に集約的なタスクに必要な高いパフォーマンスを実現するために、SPE と PPE を EIB 経由で結合し、完全にキャッシュ コヒーレントな DMA (ダイレクト メモリ アクセス)経由でメイン メモリとその他の外部データ ストレージの両方にアクセスできるようにします。EIB を最大限に活用し、計算とデータ転送をオーバーラップするために、9 つの処理要素 (PPE と SPE) のそれぞれにDMA エンジンが装備されています。SPE のロード/ストア命令は、独自のローカルスクラッチパッド メモリにしかアクセスできないため、各 SPE はメイン メモリと他の SPE のローカル メモリとの間でデータを転送するために DMA に完全に依存しています。DMA 操作では、最大 16 KB のサイズの単一のブロック領域、または 2 ～ 2048 個のそのようなブロックのリストを転送できます。 Cellのアーキテクチャにおける主要な設計上の決定の1つは、チップ内のデータ処理における非同期性と同時性を最大限に高めることを目的として、チップ内データ転送の中心的な手段としてDMAを使用することです。[26]
PPE は、従来のオペレーティング システムを実行でき、SPE を制御し、SPE で実行されているプロセスを開始、停止、中断、およびスケジュールできます。このため、PPE には SPE の制御に関する追加の命令があります。SPE とは異なり、PPE は標準のロード/ストア命令を使用して、メイン メモリと SPE のローカル メモリの読み取りと書き込みを行うことができます。チューリング完全なアーキテクチャを備えているにもかかわらず、SPE は完全に自律的ではなく、有用な作業を行う前に PPE によって準備する必要があります。システムの「馬力」の大部分は相乗的な処理要素から得られるため、データ転送方法としてDMAを使用することと、各 SPE のローカルメモリのフットプリントが限られていることは、この馬力を最大限に活用したいソフトウェア開発者にとって大きな課題となり、この CPU から最大限のパフォーマンスを引き出すためにプログラムを慎重に手動で調整する必要があります。
PPE およびバス アーキテクチャには、さまざまなレベルのメモリ保護を提供するさまざまな動作モードが含まれており、SPE または PPE 上で実行されている特定のプロセスによるアクセスからメモリ領域を保護できます。
PPE と SPE はどちらも、固定幅 32 ビット命令形式を持つRISCアーキテクチャです。PPE には、64 ビットの汎用レジスタセット (GPR)、64 ビットの浮動小数点レジスタ セット (FPR)、および 128 ビットのAltivecレジスタ セットが含まれています。SPE には 128 ビットのレジスタのみが含まれています。これらは、8 ビットから 64 ビットのサイズのスカラー データ型、またはさまざまな整数および浮動小数点形式のSIMD計算に使用できます。PPE と SPE の両方のシステム メモリ アドレスは、理論上のアドレス範囲が 2 64バイト (16 エクサバイトまたは 16,777,216 テラバイト) の 64 ビット値として表現されます。実際には、これらのビットのすべてがハードウェアで実装されるわけではありません。SPU (Synergistic Processor Unit) プロセッサ内部のローカル ストア アドレスは、32 ビット ワードとして表現されます。 Cell に関するドキュメントでは、ワードは常に 32 ビット、ダブルワードは 64 ビット、クワッドワードは 128 ビットを意味します。
パワーXセル8i
2008年にIBMはCellの改良版であるPowerXCell 8i [27]を発表し、IBMのQS22ブレードサーバーで利用できるようになった。PowerXCellは65nmプロセスで製造され、最大32GBのスロット付きDDR2メモリのサポートが追加され、SPEの 倍精度浮動小数点演算性能がピーク時の約12.8GFLOPSから8つのSPEで合計102.4GFLOPSに大幅に向上した。これは偶然にも、ほぼ同時期にリリースされたNEC SX-9ベクトルプロセッサのピーク性能と同じである。 2008年から2009年にかけて世界最速だったIBM Roadrunnerスーパーコンピュータは、12,240個のPowerXCell 8iプロセッサと6,562個のAMD Opteronプロセッサで構成されていた。[28] PowerXCell 8iを搭載したスーパーコンピュータは、Green500リストの「最も環境に優しい」システムのトップ6のすべてを独占し、世界で最も高いMFLOPS/ワット比のスーパーコンピュータとなっています。[29] QS22とスーパーコンピュータの他に、PowerXCellプロセッサはPCI Expressカードのアクセラレータとしても利用可能で、 QPACEプロジェクトのコアプロセッサとして使用されています。
PowerXCell 8iではRAMBUSメモリインターフェースが削除され、大幅に大型化したDDR2インターフェースと強化されたSPEが追加されたため、チップレイアウトを見直す必要があり、チップダイとパッケージの両方が大きくなりました。[30]
建築
Cellチップにはさまざまな構成がありますが、基本的な構成は、1つの「Power Processor Element」（「PPE」）（「Processing Element」または「PE」と呼ばれることもあります）と複数の「Synergistic Processing Elements」（「SPE」）で構成されるマルチコアチップです。[31] PPEとSPEは、「Element Interconnect Bus」（「EIB」）と呼ばれる内部高速バスによって相互に接続されています。
パワープロセッサエレメント (PPE)
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PPE [32] [33] [34]は、 PowerPCベースのデュアル発行インオーダー双方向同時マルチスレッドCPUコアで、23 ステージのパイプラインが 8 つの SPE のコントローラとして機能し、ほとんどの計算ワークロードを処理します。PPE には、アウトオブオーダー実行機能が制限されています。ロードをアウトオブオーダーで実行でき、実行パイプラインが遅延されます。PPE は他の 64 ビット PowerPC プロセッサと類似しているため、従来のオペレーティングシステムで動作しますが、SPE はベクトル化された浮動小数点コード実行用に設計されています。PPE には、32 KiBのレベル 1 命令キャッシュ、32 KiB のレベル 1 データ キャッシュ、および 512 KiB のレベル 2 キャッシュが含まれています。すべてのキャッシュのキャッシュ ラインのサイズは 128 バイトです。[27] : 136–137, 141 さらに、IBM は、単精度浮動小数点用に完全にパイプライン化されたAltiVec (VMX) ユニット[35] (Altivec 1 は倍精度浮動小数点ベクトルをサポートしていません)、スレッドごとに 64 ビットのレジスタ ファイルを備えた32 ビット固定小数点ユニット (FXU) 、ロードおよびストア ユニット (LSU)、64 ビット浮動小数点ユニット (FPU)、分岐ユニット (BRU)、分岐実行ユニット (BXU) を搭載しています。[32] PPE は、命令ユニット (IU)、実行ユニット (XU)、およびベクトル/スカラー実行ユニット (VSU) の 3 つの主要ユニットで構成されています。IU には、L1 命令キャッシュ、分岐予測ハードウェア、命令バッファー、および依存関係チェック ロジックが含まれています。XU には、整数実行ユニット (FXU) とロード ストア ユニット (LSU) が含まれています。VSU には、FPU と VMX のすべての実行リソースが含まれています。各PPEは、スカラー融合乗算加算命令を使用してクロックサイクルごとに2つの倍精度演算を完了することができ、これは 3.2GHzで6.4GFLOPSに相当します。または、ベクター融合乗算加算命令を使用してクロックサイクルごとに8つの単精度演算を完了することができ、これは3.2GHzで25.6GFLOPSに相当します。[36]
Xbox 360 の Xenon
PPEはCellプロセッサ専用に設計されたが、開発中にマイクロソフトはXbox 360用の高性能プロセッサコアを求めてIBMにアプローチした。IBMはこれに応じ、 PPEにVMX128拡張機能を追加した若干改良したバージョンをベースにした3コアXenonプロセッサを開発した。 [37] [38]
シナジスティック プロセッシング エレメント (SPE)
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各 SPE は、Synergistic Processing Unit (SPU) [39]と Memory Flow Controller (MFC) ( DMA、MMU、バスインターフェイス) で構成されるデュアル イシュー イン オーダー プロセッサです。SPE には分岐予測ハードウェアがありません(そのため、コンパイラに大きな負荷がかかります)。[40]各 SPE には 6 つの実行ユニットがあり、各 SPE の奇数パイプラインと偶数パイプラインに分割されています。SPU は、単精度および倍精度命令用に128 ビットSIMD編成の特別に開発された命令セット(ISA)を実行します。 [35] [2] [41]現在の世代の Cell では、各 SPE に 命令とデータ用の256 KiBの組み込み SRAM が含まれています。これは「ローカル ストレージ」と呼ばれています (Sony のドキュメントで VRAM を指す「ローカル メモリ」と間違えないように注意)。これは PPE から参照でき、ソフトウェアで直接アドレス指定できます。各 SPE は最大 4 GiBのローカル ストア メモリをサポートできます。ローカル ストアは、ソフトウェアに対して透過的ではなく、どのデータをロードするかを予測するハードウェア構造も備えていないため、従来のCPU キャッシュのようには動作しません。SPE には 128 ビット、128 エントリのレジスタ ファイルが含まれており、90 nm プロセスでは 14.5 mm 2の大きさです。SPE は、1 クロック サイクルで 16 個の 8 ビット整数、8 個の 16 ビット整数、4 個の 32 ビット整数、または 4 個の単精度浮動小数点数を操作できるほか、メモリ操作も実行できます。SPU はシステム メモリに直接アクセスできないことに注意してください。システム アドレス空間内で DMA 操作を設定するには、SPU によって形成された 64 ビットの仮想メモリ アドレスを SPU から SPE メモリ フロー コントローラ (MFC) に渡す必要があります。
典型的な使用シナリオの 1 つでは、システムは SPE に小さなプログラム (スレッドに類似) をロードし、SPE を連結して複雑な操作の各ステップを処理します。たとえば、セットトップ ボックスはDVD の読み取り、ビデオとオーディオのデコード、および表示のためのプログラムをロードし、データは SPE から SPE へと渡されて最終的にテレビに表示されます。もう 1 つの可能性は、入力データ セットを分割し、複数の SPE で同じ種類の操作を並列に実行することです。3.2 GHz では、各 SPE は理論上 25.6 GFLOPSの単精度パフォーマンスを実現します。
Cell プロセッサの全体的な浮動小数点性能は、同時代のパーソナルコンピュータと比較すると、 Pentium 4やAthlon 64などの CPU の SIMD ユニットの能力をはるかに上回るように見えます。ただし、システムの浮動小数点性能のみを比較するのは、1 次元的でアプリケーション固有の測定基準です。Cell プロセッサとは異なり、このようなデスクトップ CPU は、パーソナルコンピュータで通常実行される汎用ソフトウェアに適しています。Intel および AMD のプロセッサは、クロックごとに複数の命令を実行することに加えて、分岐予測機能を備えています。Cell は、分岐準備命令を作成するコンパイラ支援によってこれを補正するように設計されています。パーソナルコンピュータで時々使用され、科学計算でよく使用される倍精度浮動小数点演算の場合、Cell のパフォーマンスは 1 桁低下しますが、それでも 20.8 GFLOPS (SPE あたり 1.8 GFLOPS、PPE あたり 6.4 GFLOPS) に達します。倍精度用に特別に設計されたPowerXCell 8iバリアントは、倍精度計算で102.4GFLOPSに達します。[42]
IBMによるテストでは、SPEは最適化された並列行列乗算を実行することで理論上のピーク性能の98%に達することが示されています。[36]
東芝は、民生用電子機器の 3D および映画効果を高速化するために設計された 、PPE ではなく 4 つの SPE を搭載したSpursEngineと呼ばれるコプロセッサを開発しました。
各SPEには256KBのローカルメモリがあります。[43]合計で、SPEには2MBのローカルメモリがあります。
エレメント相互接続バス (EIB)
EIB は Cell プロセッサ内部の通信バスで、PPE プロセッサ、メモリ コントローラ (MIC)、8 つの SPE コプロセッサ、および 2 つのオフチップ I/O インターフェイスなど、さまざまなオンチップ システム要素を接続します。PS3 には合計 12 個の要素があります (産業用アプリケーションでは SPU の数が異なる場合があります)。EIB には、信号機のセットとして機能する調停ユニットも含まれています。一部のドキュメントでは、IBM は EIB の要素を「ユニット」と呼んでいます。
EIB は現在、ペアで逆回転する 4 つの 16 バイト幅の単方向チャネルで構成される円形リングとして実装されています。トラフィック パターンが許せば、各チャネルは最大 3 つのトランザクションを同時に伝送できます。EIB はシステム クロック レートの半分で実行されるため、有効なチャネル レートは 2 システム クロックごとに 16 バイトです。最大同時実行性では、4 つのリングのそれぞれに 3 つのアクティブなトランザクションがあり、ピークの瞬間 EIB 帯域幅は 1 クロックあたり 96 バイトです (12 の同時トランザクション × 16 バイト幅 / 転送あたり 2 システム クロック)。この数字は IBM の文献でよく引用されていますが、この数値をプロセッサ クロック速度で単純にスケーリングするのは非現実的です。調停ユニットによって追加の制約が課せられます。
EIB の主任設計者であり IBM のシニア エンジニアである David Krolak 氏は、並行性モデルについて次のように説明しています。
リングは3サイクルごとに新しいオペレーションを開始できます。各転送には常に8ビートかかります。これは私たちが行った簡素化の1つであり、大量のデータをストリーミングするために最適化されています。小さなオペレーションを実行すると、それほどうまく機能しません。この線路を走る8両編成の列車を想像してください。列車が互いに衝突しない限り、列車は線路上で共存できます。[44]
EIB の各参加者には、16 バイトの読み取りポートと 16 バイトの書き込みポートが 1 つずつあります。単一の参加者の制限は、EIB クロックあたり 16 バイトの速度で読み取りと書き込みを行うことです (簡単に言えば、システム クロックあたり 8 バイトと見なされることが多い)。各 SPU プロセッサには専用のDMA管理キューが含まれており、SPU の進行中の計算を妨げることなく、さまざまなエンドポイントへの長いトランザクション シーケンスをスケジュールできます。これらの DMA キューはローカルまたはリモートで管理できるため、制御モデルの柔軟性が高まります。
データは EIB チャネル上をリングに沿って段階的に流れます。参加者が 12 いるので、チャネルを回って起点に戻るステップの総数は 12 です。参加者間の最長距離は 6 ステップです。EIB チャネルでは、6 ステップを超えるデータを伝送することはできません。このようなデータは、円を反対方向に回るより短いルートを通らなければなりません。パケットの送信に必要なステップ数は、転送の待ち時間にほとんど影響しません。ステップを駆動するクロック速度は、他の考慮事項に比べて非常に高速です。ただし、通信距離が長くなると、利用可能な同時実行性が低下するため、EIB の全体的なパフォーマンスに悪影響を及ぼします。
IBM は当初、EIB をより強力なクロスバーとして実装したいと考えていましたが、リソースを節約するために採用した循環構成が、Cell チップ全体のパフォーマンスを制限する要因になることはほとんどありません。最悪の場合、プログラマーは、EIB が高同時実行レベルで機能できる通信パターンをスケジュールするために細心の注意を払う必要があります。
David Krolak 氏は次のように説明しました。
そうですね、開発の初期段階では、クロスバー スイッチを推す人が何人かいました。バスの設計方法からすると、配線にチップ上のシリコン スペースをもっと割り当てることができれば、EIB を取り外してクロスバー スイッチを入れることも可能でした。接続性と面積のバランスを取る必要がありましたが、クロスバー スイッチ全体を組み込むにはスペースが足りませんでした。そこで、非常に興味深いリング構造を考案しました。面積の制約内に収まり、非常に優れた帯域幅を備えています。[44]
帯域幅の評価
3.2 GHz では、各チャネルのフロー速度は 25.6 GB/s です。EIB をそれが接続するシステム要素から切り離して見ると、このフロー速度で 12 の同時トランザクションを達成すると、抽象的な EIB 帯域幅は 307.2 GB/s になります。この見解に基づいて、多くの IBM の出版物では、利用可能な EIB 帯域幅を「300 GB/s 以上」と表現しています。この数値は、プロセッサ周波数によってスケーリングされたピーク瞬間 EIB 帯域幅を反映しています。[45]
しかし、バス上で受け入れられるパケットの調停メカニズムには、他の技術的な制限が関係しています。IBM システム パフォーマンス グループは次のように説明しています。
EIB 上の各ユニットは、バス サイクルごとに 16 バイトのデータを同時に送受信できます。EIB 全体の最大データ帯域幅は、システム内のすべてのユニットでアドレスがスヌープされる最大速度 (バス サイクルごとに 1 つ) によって制限されます。スヌープされた各アドレス要求は最大 128 バイトを転送できるため、3.2 GHz での EIB の理論上のピーク データ帯域幅は 128Bx1.6 GHz = 204.8 GB/s です。[36]
この引用は、IBM がこのメカニズムとその影響について公開した内容のすべてを表しているようです。EIB 調停ユニット、スヌーピング メカニズム、およびセグメントまたはページ変換エラー時の割り込み生成については、IBM がこれまでに公開したドキュメント セットでは十分に説明されていません。[引用が必要]
実際には、有効な EIB 帯域幅は、リングの参加者によって制限されることもあります。9 つの処理コアはそれぞれ 25.6 GB/秒の読み取りと書き込みを同時に維持できますが、メモリ インターフェイス コントローラ (MIC) は、読み取りと書き込みを合わせた最大フローが 25.6 GB/秒になる 1 組の XDR メモリ チャネルに接続されており、2 つの IO コントローラは、ピークの合計入力速度 25.6 GB/秒とピークの合計出力速度 35 GB/秒をサポートすることが文書化されています。
さらに混乱を招くのは、古い出版物の中には、4GHz のシステム クロックを前提とした EIB 帯域幅を引用しているものがあることです。この参照フレームでは、瞬間的な EIB 帯域幅の数値は 384 GB/秒、アービトレーション制限の帯域幅の数値は 256 GB/秒になります。
すべてを考慮すると、最も頻繁に引用される理論上の204.8 GB/秒という数字は、心に留めておくべき最良の数字です。IBM Systems Performanceグループは、3.2GHzで動作するCellプロセッサで197 GB/秒を達成するSPU中心のデータフローを実証しており、この数字は実際の数値を反映したものであると言えます。[36]
メモリおよびI/Oコントローラ
Cell には、Rambus XDR メモリとインターフェイスするデュアル チャネルRambus XIO マクロが含まれています。メモリ インターフェイス コントローラ (MIC) は XIO マクロとは別で、IBM によって設計されています。XIO-XDR リンクはピンあたり 3.2 Gbit/s で動作します。2 つの 32 ビット チャネルは、理論上の最大速度 25.6 GB/s を提供できます。
I/O インターフェイスも Rambus 設計で、FlexIO として知られています。FlexIO インターフェイスは 12 レーンに編成されており、各レーンは単方向の 8 ビット幅のポイントツーポイント パスです。5 つの 8 ビット幅のポイントツーポイント パスはセルへのインバウンド レーンであり、残りの 7 つはアウトバウンドです。これにより、2.6 GHz で 62.4 GB/秒 (アウトバウンド 36.4 GB/秒、インバウンド 26 GB/秒) の理論上のピーク帯域幅が実現します。FlexIO インターフェイスは、通常 3.2 GHz で独立してクロックできます。4 つのインバウンド レーン + 4 つのアウトバウンド レーンがメモリの一貫性をサポートしています。
アプリケーション
ビデオ処理カード
Leadtekなどの一部の企業は、CellをベースにしたPCI-Eカードをリリースし、H.264、MPEG-2、MPEG-4ビデオの「リアルタイムよりも高速な」トランスコーディングを可能にしています。 [46]
ブレードサーバー
2007 年 8 月 29 日、IBM はBladeCenter QS21 を発表しました。1 ワットあたり 1.05 ギガ浮動小数点演算 (ギガ FLOPS) の性能を計測し、ピーク性能は約 460 GFLOPS で、これまでで最も電力効率の高いコンピューティング プラットフォームの 1 つです。1 つの BladeCenter シャーシで 6.4 テラ浮動小数点演算 (テラ FLOPS) を達成でき、標準の 42U ラックでは 25.8 テラ FLOPS を超える性能を達成できます。[47]
2008年5月13日、IBMはBladeCenter QS22を発表しました。QS22は、QS21の5倍の倍精度浮動小数点性能と、ブレード上に最大32GBのDDR2メモリを搭載できるPowerXCell 8iプロセッサを導入しています。[48]
IBMは2012年1月12日をもってCellプロセッサをベースにしたブレードサーバのラインアップを廃止した。[49]
PCI Expressボード
IBM PowerXCell 8iを利用したPCI-eボードを提供している企業はいくつかある。その性能は2.8GHzで179.2GFlops（SP）、89.6GFlops（DP）と報告されている。[50] [51]
コンソールビデオゲーム
ソニーのプレイステーション3 ビデオゲームコンソールは、 3.2GHzで動作し、8つの稼働SPEのうち7つを搭載したCellプロセッサの最初の製品であり 、プロセッサ製造の歩留まりを向上させることができました。7つのSPEのうち1つはOSによって予約されているため、開発者がアクセスできるのは6つだけです。[21]
ホームシネマ
東芝はCellを使用したHDTVを製造しており、 1920×1080の画面で48の標準解像度 MPEG-2ストリームを同時にデコードするシステムを発表しました。[52] [53]これにより、視聴者は画面に同時に表示される数十のサムネイルビデオに基づいてチャンネルを選択できるようになります。
ノートパソコン
東芝は2008年にCellテクノロジーを組み込んだラップトップ「Qosmio G55」を製造した。そのCPUは東芝のコンピューターに共通するIntel Core x86ベースのチップである。[54]
スーパーコンピューティング
IBMのスーパーコンピュータであるIBM Roadrunnerは、汎用x86-64 OpteronとCellプロセッサのハイブリッドでした。このシステムは、標準LINPACKベンチマークを使用して持続的に1.026ペタFLOPSの速度を達成し、ペタFLOPSの速度で動作する最初のスーパーコンピュータとして、2008年6月のTop 500リストで第1位を獲得しました。IBM Roadrunnerは、65nmテクノロジーと128ビットレジスタで倍精度計算を処理できる拡張SPUを使用して製造されたCellプロセッサのPowerXCell 8iバージョンを使用し、チップあたり倍精度102GFLOPSに達しました。[55] [56]
クラスターコンピューティング
PlayStation 3コンソールのクラスターは、Cellブレードをベースにしたハイエンドシステムの魅力的な代替手段です。テネシー大学コンピュータサイエンス学部のジャック・ドンガラが率いるイノベイティブ・コンピューティング・ラボラトリーは、このようなアプリケーションを詳細に調査しました。 [57] Terrasoft Solutionsは、ドンガラの研究を実装したYellow Dog Linuxがプリインストールされた 8ノードと32ノードのPS3クラスターを販売しています。
2007年10月17日にWiredで初めて報じられたように、[58] PlayStation 3をクラスター構成で使用する興味深いアプリケーションが、マサチューセッツ大学ダートマス校物理学部の天体物理学者Gaurav Khannaによって実装されました。彼はスーパーコンピューターで使用されていた時間を、8台のPlayStation 3のクラスターで置き換えました。その後、PlayStation 3 Gravity Gridと呼ばれるこのマシンの次世代版は、16台のマシンのネットワークを使用し、摂動論を使用したバイナリブラックホールの合体という意図されたアプリケーションにCellプロセッサを活用します。特に、このクラスターは、より小さなコンパクトなオブジェクトを捕獲する巨大な超大質量ブラックホールの天体物理学的シミュレーションを実行し、関連する科学研究文献で複数回発表されている数値データを生成しました。[59] PlayStation 3で使用されるCellプロセッサバージョンには、ユーザーが使用できるメインCPUと6つのSPEがあり、Gravity Gridマシンには16個の汎用プロセッサと96個のベクトルプロセッサが備わります。このマシンは、構築に 9,000 ドルの費用がかかり、従来のスーパーコンピュータでは 1 回の実行につき 6,000 ドルかかるブラックホール シミュレーションを実行するのに十分な性能です。ブラックホールの計算はメモリをあまり消費せず、高度に局所化できるため、このアーキテクチャに適しています。Khanna 氏は、シミュレーションにおいて、このクラスターのパフォーマンスは 100 個以上の Intel Xeon コア ベースの従来の Linux クラスターのパフォーマンスを上回っていると主張しています。PS3 Gravity Grid は、2007 年、[60] 2008 年、[61] [62] 2009 年、[63] [64] [65] 2010 年を通じてメディアの注目を集めました。 [66] [67]
バルセロナのポンペウ・ファブラ大学の計算生化学および生物物理学研究室は、Cellプロセッサ専用に設計された最初のソフトウェアであるCellMDソフトウェアに基づく共同コンピューティング用の PS3GRID [68]と呼ばれるBOINCシステムを2007年に導入しました。
アメリカ空軍研究所は、高解像度の 衛星画像を分析するために、「コンドル クラスター」と呼ばれる 1700 台以上の PlayStation 3 クラスターを導入しました。空軍は、コンドル クラスターは容量の点で世界で 33 番目に大きいスーパーコンピューターになると主張しています。[69]研究所は、大学の研究用にスーパーコンピューターを開放しました。[70]
分散コンピューティング
分散コンピューティング プロジェクトFolding@home は、50 万台を超える PlayStation 3 コンソールのコンピューティング能力を活用し、世界で最も強力な分散ネットワークとしてギネス世界記録に認定されました。最初の記録は 2007 年 9 月 16 日に達成され、プロジェクトは 1ペタフロップスを超えました。これは、分散コンピューティング ネットワークがそれまで達成したことのない記録でした。さらに、共同の取り組みにより、2007 年 9 月 23 日には PS3 単独でペタフロップスのマークに到達することができました。比較すると、当時世界で 2 番目に強力なスーパーコンピューターであった IBM のBlue Gene/Lは、約 478.2 テラフロップスのパフォーマンスを発揮しました。つまり、Folding@home のコンピューティング能力は Blue Gene/L の約 2 倍です (ただし、Blue Gene/L の CPU インターコネクトは、Folding@home の平均ネットワーク速度よりも 100 万倍以上高速です)。 2011 年 5 月 7 日現在、Folding@home は約 9.3 x86 ペタ FLOPS で動作しており、そのうち 1.6 ペタ FLOPS は 26,000 台のアクティブな PS3 だけで生成されています。
メインフレーム
IBMは2007年4月25日に、Cell Broadband Engine Architectureマイクロプロセッサを同社のSystem zメインフレーム製品ラインに統合することを発表しました。 [71]これにより、ゲームフレームが誕生しました。
パスワードクラッキング
このプロセッサのアーキテクチャは、従来のプロセッサよりもハードウェア支援による暗号化ブルートフォース攻撃アプリケーションに適しています。[72]
ソフトウェアエンジニアリング
セルの柔軟な性質により、そのリソースの利用には、異なるコンピューティングパラダイムに限らず、いくつかの可能性があります。[73]
ジョブキュー
PPE はジョブ キューを維持し、SPE でジョブをスケジュールし、進行状況を監視します。各 SPE は「ミニ カーネル」を実行し、その役割はジョブを取得して実行し、PPE と同期することです。
SPE の自己マルチタスク
ミニカーネルとスケジューリングは、SPE 全体に分散されます。タスクは、従来のオペレーティング システムと同様に、ミューテックスまたはセマフォを使用して同期されます。実行準備が整ったタスクは、SPE による実行を待ち行列で待機します。この構成では、SPE はすべてのタスクに共有メモリを使用します。
ストリーム処理
各 SPE は個別のプログラムを実行します。データは入力ストリームから取得され、SPE に送信されます。SPE が処理を終了すると、出力データは出力ストリームに送信されます。
これにより、ストリーム処理のための柔軟で強力なアーキテクチャが提供され、各 SPE を個別に明示的にスケジュールできるようになります。他のプロセッサもストリーミング タスクを実行できますが、ロードされたカーネルによって制限されます。
オープンソースソフトウェア開発
2005年、LinuxカーネルでCellサポートを可能にするパッチがIBM開発者によって提出されました。[74] Arnd Bergmann（前述のパッチの開発者の1人）もLinuxTag 2005でLinuxベースのCellアーキテクチャについて説明しました。 [75]リリース2.6.16（2006年3月20日）の時点で、Linuxカーネルは正式にCellプロセッサをサポートしています。[76]
PPE と SPE はどちらも、ライブラリによって提供される共通 API を使用して C/C++ でプログラム可能です。
Fixstars Solutions は、 IBM および Mercury Cell ベースのシステム、および PlayStation 3 向けにYellow Dog Linux を提供しています。 [77] Terra Soft は、Cell 用の Linux ボード サポート パッケージ、および IBM BladeCenter JS21 や Cell QS20、および Mercury Cell ベースのソリューションを含むさまざまな他の Cell プラットフォームでのソフトウェア アプリケーションのサポートと開発を提供するために、Mercury と戦略的に提携しました。[78] Terra Soft は、Y-HPC (High Performance Computing) Cluster Construction and Management Suite と Y-Bio 遺伝子配列ツールも保守しています。Y-Bio は、パッケージ管理用の RPM Linux 標準に基づいて構築されており、バイオインフォマティクスの研究者が作業をより効率的に行うのに役立つツールを提供しています。[79] IBM は、SPE リソースへのアクセスと使用を簡素化する、Linux 用の疑似ファイルシステム「Spufs」を開発しました。IBM は現在、LinuxカーネルとGDBポートを保守しており、Sony はGNU ツールチェーン( GCC、binutils )を保守しています。[80]
2005年11月、IBMはシミュレータと各種ツールからなる「Cell Broadband Engine (CBE) ソフトウェア開発キット バージョン1.0」を自社のWebサイトで公開した。Fedora Core 4の最新カーネルとツールの開発バージョンは、バルセロナスーパーコンピューティングセンターのWebサイトで管理されている。[81]
2007年8月、マーキュリー・コンピュータ・システムズは、高性能コンピューティングのためのプレイステーション3用ソフトウェア開発キットをリリースした。[82]
2007年11月、Fixstars Corporationは、Cell用のいくつかの重要なOpenCV APIを高速化することを目的とした新しい「CVCell」モジュールをリリースしました。一連のソフトウェア計算テストでは、3.2GHz Cellプロセッサでの実行時間が、2.4GHz Intel Core 2 Duoでの同じソフトウェアと比較して6倍から27倍高速であることが記録されました。[83]
2009年10月、IBMはPOWER6とCBE用のOpenCLドライバをリリースしました。これにより、クロスプラットフォームAPIで書かれたプログラムをCell PSE上で簡単に実行できるようになりました。[84]
ギャラリー
さまざまな世代の Cell/BE プロセッサと PowerXCell 8i の図。画像は縮尺通りではありません。すべての Cell/BE パッケージのサイズは 42.5×42.5 mm で、PowerXCell 8i のサイズは 47.5×47.5 mm です。
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最初の PlayStation 3 に同梱されていた 90 nm Cell/BE。通常は蓋が付いており、接着されていて簡単には取り外せない状態です。 -
最初の PlayStation 3 に同梱されていた 90 nm Cell/BE。その下にあるプロセッサ ダイのサイズを示すために、蓋が取り外されています。 -
90nm Cell/BEプロセッサの裏面には、直径0.6mmの1242個のはんだボールと35個のコンデンサの配列が見える。 -
アップデートされた PlayStation 3 に同梱された 65 nm Cell/BE。その下にあるプロセッサ ダイのサイズを示すために、蓋が取り外されています。 -
Slim や Super Slim バージョンなどのアップデートされた PlayStation 3 に同梱された 45 nm Cell/BE。カバーが取り外されており、下にあるプロセッサ ダイのサイズが示されています。 -
DDR2インターフェースによって発生するノイズをデカップリングするために必要なため、上部に追加のコンデンサを備えた65nmの高性能PowerXCell 8i
参照
- STI セルプロセッサコンピテンスセンター
- Adapteva Epiphany アーキテクチャは、ローカル ストアと DMA を備えた同様のネットワーク オン チップですが、コアの数が多く、コア外通信が容易です。
- ビジョンプロセッシングユニット、いくつかの類似した機能を備えた新しいクラスのプロセッサ
- チップ上のマルチプロセッサシステム
- セルソフトウェア開発
- キセノン（プロセッサ）
- パワーPC
注記
- ^ CBEA 全体または Cell BE の一部。
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外部リンク
- Cell Broadband Engine リソース センター
- ソニー・コンピュータエンタテインメント株式会社の Cell リソース ページ
- Cell BE 向け Cmpware 構成可能マルチプロセッサ開発キット
- ISSCC 2005: CELL マイクロプロセッサ、CELL マイクロアーキテクチャの包括的な概要
- ホーリーチップ！
- 小さなブロードバンドエンジン
- IBM/ソニー/東芝 Cell プロセッサの紹介 - パート I: SIMD 処理ユニット
- IBM/Sony/Toshiba Cell プロセッサの紹介 - パート II: Cell アーキテクチャ
- 細胞の魂: H. ピーター ホフスティー博士へのインタビュー